sdc约束文件是使用跨平台通用约束语法编写的一个文件。是verilog hdl语言实现跨芯片平台运行的核心。

     Verilog本身是与具体硬件无关的时序/组合逻辑描述语言，但是不同芯片之间性能的差异导致了综合布线后的实际信号效果不一定如你所愿。所以仅仅靠verilog 本身是无法实现跨芯片平台的。这个时候就就需要约束文件了，约束文件会约束布线算法，确保芯片能够实现该IP的时序功能，如果不能则报错。如果没有约束文件，编译器也不知道你的外部信号时钟频率是多少，要怎么优化布线，编译器以为你是10Khz频率能运行，实际你是100Mhz，布线没约束，布线出来的结果不能满足你的实际频率，数据就不正常了。