目录

一、芯片pad相关的关键测试项目

‌开短路测试‌(Continuity Test)：

‌驱动能力测试‌(Driving Capability)：

‌漏电流测试‌(Leakage test)：

功能与交流测试‌：

二、数字IO pad的电路结构

1.IO pad的电路结构模型

2.pad常见的具体电路结构

2.1 漏极开路(OD: open drain)结构

2.2 推挽输出: Push–pull output

2.3 三态门(Tri-state pad)

2.4 双向IO pad(bi-direction)

三、数字IO pad的leak test

1. 电压的设置

2. 输入pad的leak test

2.1 test condition

2.2 如果pad上有上拉电阻(pullup resisitor)或者下拉电阻(pulldown resisitor)

3. 输出pad的leak test

test condition

四、完整的input leak test flow(Pre和Post)

1, ATE V93K上的testflow

2, ATE V93K上的level set

3, ATE V93K上的timing set

4, ATE V93K上的test method

5, ATE V93K上的test limit

总结

一、芯片pad相关的关键测试项目

针对芯片上 pad 的测试，通常涵盖以下核心内容，以确保芯片良率：

‌开短路测试‌(Continuity Test)：

        检测 Pad 与电源、地或相邻引脚之间是否存在异常导通或断路 。

‌驱动能力测试‌(Driving Capability)：

        验证 Pad 在高/低电平输出时的电流 sourcing/sinking 能力，确保其能驱动外部负载 。

‌漏电流测试‌(Leakage test)：

        测量 Pad 在静态状态下的漏电流，防止功耗异常或逻辑错误 。

功能与交流测试‌：

        通过扫描链（Scan Chain）或功能向量验证 Pad 对应的内部逻辑电路及高速信号完整性 。‌‌

二、数字IO pad的电路结构

1.IO pad的电路结构模型

注意：上拉电阻(pullup resisitor)和下拉电阻(pulldown resisitor)不会同时存在

2.pad常见的具体电路结构

2.1 漏极开路(OD: open drain)结构

若需要产生高电平，则需使用外部上拉电阻(上图中的电阻R)。

如果input是LOW, 那么NMOS不导通，output接了上拉电阻，所以输出HIGH;

如果input是HIGH, 那么NMOS导通，output的输出电压略大于GND，所以输出LOW.

可用于线或、线与，也有的用于电流驱动。

OD的缺点是上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。

2.2 推挽输出: Push–pull output

如果input是LOW, 那么NMOS不导通，PMOS导通，output的输出电压略小于VDD，输出HIGH;

如果input是HIGH, 那么NMOS导通，PMOS不导通，output的输出电压略大于GND，所以输出LOW.

2.3 三态门(Tri-state pad)

三态门主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号(EN)中只允许有一个为有效电平

2.4 双向IO pad(bi-direction)

SCL/SDA for example

作为输入pad的时候，接一个反相器；作为输出pad的时候，接一个OD门。

三、数字IO pad的leak test

1. 电压的设置

1.1 电源pad VDD的电压要设置为最大电压VDD_MAX

1.2 对于被测试的pad：如果要测试LEAKAGE LOW，电压要设置为GND;如果要测试LEAKAGE HIGH，电压要设置为VDD_MAX，和电源pad VDD的电压保持一致;

2. 输入pad的leak test

2.1 test condition

test item	input	VDD	comment
IIH	VDD_MAX	VDD_MAX	input leakage high
IIL	GND	VDD_MAX	input leakage low

2.2 如果pad上有上拉电阻(pullup resisitor)或者下拉电阻(pulldown resisitor)

        leakage测试的值基本是流经上拉电阻(pullup resisitor)或者下拉电阻(pulldown resisitor)的电流，因为这个电流是mA级别，远大于leakage电流

 

3. 输出pad的leak test

        以三态门(tri-state)为例

test condition

test item	EN	A	L	VDD	comment
IOZH	HIGH	HIGH	VDD_MAX	VDD_MAX	output leakage high
IOZL	HIGH	LOW	GND	VDD_MAX	output leakage low

note1: EN输入HIGH, 使Tp2和Tn2关断，output L进入高阻态(Z)

note2: output L进入高阻态(Z)之后, input A输入HIGH,使Tp1关断和Tn1导通，output L加VDD_MAX电压，来测试IOZH

note3:output L进入高阻态(Z)之后, input A输入LOW,使Tp1导通和Tn1关断，output L加GND电压，来测试IOZL

四、完整的input leak test flow(Pre和Post)

1, ATE V93K上的testflow

2, ATE V93K上的level set

3, ATE V93K上的timing set

和OS(OpenShort)测试项共用timing set

4, ATE V93K上的test method

leak_begin.cpp，即pre测试项

leak_post.cpp，即post测试项

5, ATE V93K上的test limit

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总结

 这篇文章介绍了漏电流测试（leakage Test）的所有方面的知识，包括数字IO pad的电路结构，数字IO pad的leak test的测试条件，以ATE V93K为例讲了完整的 leak test flow(Pre和Post)。