AERIS-10：一个摩洛哥工程师用开源精神打造的相控阵雷达，凭什么斩获19000星？＞从摩洛哥的小工作室出发，一个全开源、低成本的10.5GHz相控阵雷达系统正在改写雷达技术“高不可攀“的游戏

CoCo范玟桐

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CoCo范玟桐 · 2026-07-29 20:35:40 发布

AERIS-10：一个摩洛哥工程师用开源精神打造的相控阵雷达，凭什么斩获19000星？

从摩洛哥的小工作室出发，一个全开源、低成本的10.5GHz相控阵雷达系统正在改写雷达技术"高不可攀"的游戏规则。

一、开篇：雷达技术的"平民革命"

你有没有想过，一台能够实现电子波束扫描、脉冲压缩、多普勒目标跟踪的相控阵雷达，需要多少钱？

在传统认知里，相控阵雷达是军事领域的专属品——动辄数十万甚至数百万美元的价格，让普通研究者、无人机创业者和硬件爱好者望而却步。但一位名叫 Nawfal Motii 的摩洛哥工程师正在用行动颠覆这一现状。

他创建的 AERIS-10 项目，是一个完全开源的、低成本的 10.5GHz 脉冲线性调频（PLFM）相控阵雷达系统。这个项目在 GitHub 上已经获得超过 19000 颗星标，覆盖了从原理图、PCB 设计到 FPGA 固件、Python 上位机软件的全部技术栈。更重要的是，它提供了两个版本——3公里探测距离的 AERIS-10N 和 20公里探测距离的 AERIS-10E，分别面向不同层次的应用需求。

简单来说，AERIS-10 试图做一件前所未有的"大事"——让相控阵雷达技术像开源软件一样，可以被任何人下载、研究、修改和部署。无论你是高校实验室的研究员、无人机初创公司的技术负责人，还是一名狂热的 SDR（软件无线电）爱好者，这个项目都为你打开了一扇通往高端雷达技术的大门。

二、项目背景与目标：为什么我们需要开源雷达？

2.1 雷达技术的"高墙"

相控阵雷达是现代雷达技术的皇冠明珠。与传统的机械扫描雷达不同，相控阵雷达通过控制阵列中每个天线单元发射信号的相位差，可以在不移动天线的情况下实现电子波束扫描——速度快、精度高、抗干扰能力强。

然而，这一技术的门槛极高：

硬件成本：高性能的射频前端芯片、FPGA 信号处理器、精密的频率合成器，每一项都是"烧钱"的生意；
设计复杂度：天线阵列设计、波束赋形算法、雷达信号处理流水线，需要跨学科的专业知识；
封闭生态：传统雷达厂商的核心技术和文档从不公开，研究者只能依赖昂贵的商用开发平台。

这些壁垒导致了一个矛盾的局面：一方面，无人机、自动驾驶、智能安防等领域对高性能雷达的需求爆发式增长；另一方面，能够真正接触到核心雷达技术的工程师和研究者数量极为有限。

2.2 AERIS-10 的使命

Nawfal Motii 创建 AERIS-10 项目的初衷，正是要打破这堵"高墙"。他在项目 README 中写道：

“Open source radar matters. Affordable sensing is needed. Engineers want to build, not just buy.”

（开源雷达很重要。可负担的感知能力是刚需。工程师们想要自己动手创造，而不只是购买成品。）

AERIS-10 的核心使命可以概括为三点：

技术民主化：将相控阵雷达的完整设计方案开源，让任何人都有机会学习和使用这项技术；
成本可控：通过模块化设计和商用现货（COTS）器件的选用，将系统成本控制在个人或小团队可承受的范围内；
生态建设：打造一个围绕开源雷达的开发者社区，吸引射频工程师、FPGA 开发者、软件工程师共同参与。

2.3 为什么是 10.5GHz？

10.5GHz 属于 X 波段（8-12 GHz），这一频段在雷达应用中具有独特的优势：

分辨率高：波长约 2.86cm，能够提供较好的距离和角度分辨率；
天线尺寸适中：在保持良好方向性的同时，天线阵列的物理尺寸不至于过大；
穿透性好：相比毫米波频段，X 波段受雨雾衰减影响较小；
频谱资源相对宽松：在工业、科学和医疗（ISM）领域有一定的可用频段。

三、核心技术架构：一个完整的雷达系统是如何"拼"起来的？

AERIS-10 的系统架构可以用"精致而完整"来形容。它并非简单的 Demo 级项目，而是一个经过了严格工程设计、包含完整信号处理流水线的雷达系统。让我们从硬件到软件，逐层拆解。

3.1 硬件子系统全景

AERIS-10 的硬件由以下核心子系统组成：

（1）电源管理板

雷达系统的电源需求极为复杂——FPGA 需要多种电压轨（核心电压、IO 电压、辅助电压），模拟电路需要低噪声电源，射频功率放大器更是"电老虎"。电源管理板负责：

提供经过滤波和稳压的所有电压轨；
通过 STM32 微控制器实现严格的上下电时序控制，防止器件损坏；
对关键电源轨进行电流监测和过流保护。

（2）频率合成器板

雷达系统的心脏是时钟——所有组件的同步精度直接决定了雷达的性能。AERIS-10 采用了 ADI 公司的 AD9523-1 低抖动时钟发生器作为主时钟源，为以下模块提供相位对齐的参考时钟：

模块	芯片型号	功能
接收/发射频率合成器	ADF4382 ×2	产生本振信号（LO），用于上下变频
数模转换器（DAC）	—	产生雷达线性调频（Chirp）波形
模数转换器（ADC）	AD9484	400MHz 采样率，采集回波信号
FPGA 主时钟	XC7A50T/XC7A200T	信号处理核心的时钟源

AD9523-1 的超低抖动特性（典型值 <200fs RMS）确保了整个系统的相位噪声性能，这对于雷达的探测灵敏度至关重要。

（3）主板——信号处理的核心

主板是 AERIS-10 的心脏，集成了整个雷达信号链：

信号发射链路：

DAC（数模转换器）：将 FPGA 生成的数字 Chirp 波形转换为模拟中频信号；
LTC5552 上变频混频器：将中频信号搬移至 10.5GHz 载波频率；
ADAR1000 四通道移相器：对 16 个发射通道分别进行相位控制，实现波束赋形；
ADTR1107 前端芯片：集成了功率放大和低噪声放大功能（16个通道分别对应一个前端芯片）。

信号接收链路：

ADTR1107 低噪声放大器（LNA）：对回波信号进行低噪声放大；
ADAR1000 移相器：对接收通道进行相位控制，形成接收波束；
LTC5552 下变频混频器：将 10.5GHz 回波信号下变频至中频；
ADC（AD9484）：以 400MHz 采样率将模拟回波数字化。

FPGA 信号处理器（XC7A50T/XC7A200T）：

FPGA 是整个雷达的"大脑"，在 FTG256 子板上运行，负责：

通过 DAC 产生 PLFM Chirp 波形；
读取原始 ADC 数据；
混合自动增益控制（Hybrid AGC）——跨 FPGA/STM32/GUI 的三层闭环控制；
I/Q 基带下变频（IQ Down-Conversion）；
抽取（Decimation）与滤波（CIC/FIR）；
前向 FFT（Forward FFT）；
脉冲压缩（Pulse Compression）；
多普勒处理、MTI（动目标显示）和 CFAR（恒虚警率）检测；
USB 数据接口。

STM32F746xx 微控制器：

作为系统管理核心，STM32 负责：

上电和掉电时序管理；
FPGA 通信与配置；
时钟发生器（AD9523-1）的初始化；
两路频率合成器（ADF4382）的频率设置；
四片四通道移相器（ADAR1000）的雷达脉冲时序编排；
16 通道功放漏极电流（Idq）的实时采集——通过两片 ADS7830 8通道 I²C ADC，每通道经 5mΩ 采样电阻和 INA241A3 电流检测放大器（×50 增益）；
16 通道功放栅极电压（Vg）的闭环校准——通过两片 DAC5578 8通道 I²C DAC，开机时自动校准至目标 Idq 值；
GPS 模块（UM982）集成——用于 GUI 地图居中和每个检测目标的位置标记；
GY-85 IMU（惯性测量单元）集成——用于俯仰/滚转角度修正目标坐标；
BMP180 气压计采集；
步进电机控制（实现 360° 机械旋转扫描）；
8 路热敏电阻温度监测——通过一片 ADS7830 8通道 I²C ADC，当任意通道超过阈值时自动开启散热风扇；
RF 开关控制。

（4）功率放大器板——AERIS-10E 的关键

AERIS-10E（Extended，扩展版）要实现 20km 的探测距离，关键在于发射功率。该版本配备了 16 块独立的功率放大器板，每块使用 QPA2962 GaN（氮化镓）功率放大器，输出功率高达 10W。氮化镓器件相比传统的砷化镓（GaAs），具有更高的功率密度和更好的热特性，是实现远距离探测的不二之选。

AERIS-10N（Nexus，基础版）则不使用独立功放板，仅依赖 ADTR1107 内置的约 1W 输出功率，即可实现 3km 的探测距离。

（5）天线阵列

两款天线的选择体现了优秀的设计权衡：

特性	AERIS-10N（Nexus）	AERIS-10E（Extended）
阵面规模	8×16 贴片天线阵列	32×16 介质填充缝隙波导阵列
天线类型	微带贴片	缝隙波导
增益	中等	高
复杂度	低，易于制造	较高，需要精密加工
适用场景	近距离探测、教学实验	远距离监视、专业应用

缝隙波导天线具有天然的馈电网络与辐射单元一体化结构，在毫米波和厘米波频段具有低损耗、高效率的显著优势。介质填充则是为了减小波导的物理尺寸。

（6）辅助组件

滑环（Slip Ring）：允许天线在 360° 连续旋转时保持电信号连接；
步进电机及驱动器：控制天线的机械旋转，与电子扫描配合实现全方位覆盖；
散热风扇：由 STM32 根据温度自动启停控制；
外壳（Enclosure）：提供物理保护和环境适应性。

3.2 信号处理流水线

AERIS-10 的信号处理流水线展示了现代雷达系统的经典架构，也体现了从 FPGA 底层到 Python 上层软件的完整链路。

第1步：波形生成（Waveform Generation）

FPGA 控制 DAC 产生线性调频（Chirp）信号。线性调频是一种频率随时间线性变化的信号，它的"调频斜率"和"带宽"直接决定了雷达的距离分辨率和处理增益。DAC 产生的 Chirp 信号首先以中频形式存在，然后通过 LTC5552 上变频至 10.5GHz。

第2步：频率变换（Up/Down Conversion）

LTC5552 是一款高性能的双平衡混频器，在系统中扮演两个角色：

发射链路：将中频 Chirp 信号上变频至 10.5GHz 载波；
接收链路：将 10.5GHz 回波信号下变频至中频，便于 ADC 采样。

混频器的本振（LO）信号由 ADF4382 频率合成器提供，频率精度和相位噪声直接影响雷达的整体性能。

第3步：波束赋形与扫描（Beamforming & Steering）

ADAR1000 是 ADI 公司专为相控阵设计的四通道 X/Ku 波段波束赋形芯片，每片可以独立控制 4 个通道的相位和增益。AERIS-10 使用了 4 片 ADAR1000，共控制 16 个通道。

波束赋形的核心原理是"相位阵列"：通过调整每个天线单元发射/接收信号的相对相位，合成波束会在空间中的特定方向上形成干涉增强（主瓣），在其他方向上相消（旁瓣）。AERIS-10 支持 ±45° 的电子波束扫描范围，配合步进电机的 360° 机械旋转，实现了对全空间的覆盖。

第4步：FPGA 信号处理

这是整个雷达系统技术含量最高的部分。ADC 以 400MHz 的采样率对中频回波信号进行数字化，原始数据流进入 FPGA 后，经历一系列精密的数字信号处理：

（a）数字下变频（DDC）

数字下变频将 ADC 采集的中频信号转换为基带的 I/Q（同相/正交）复信号。这一步由 NCO（数控振荡器）、CIC（级联积分梳状）滤波器和 FIR（有限脉冲响应）滤波器协作完成。DDC 的好处是可以用更低的采样率处理信号，大幅降低后续处理的运算量。

从 Build 25 的工程报告来看，DDC 子系统是 FPGA 资源消耗最大的模块，仅 FIR 滤波器就占用了 117 个 DSP48E1 乘法器（共 142 个中的 82.4%），可见其运算密集程度。

（b）脉冲压缩（Pulse Compression）

线性调频雷达的一个关键优势是可以通过"匹配滤波"实现脉冲压缩——将宽的 Chirp 脉冲在接收端压缩成窄脉冲，从而同时获得远距离所需的能量和近距离所需的分辨率。

AERIS-10 使用 FFT 加速的频域匹配滤波算法。匹配滤波器的"系数"与发射波形共轭匹配，在时域上等价于卷积运算，在频域上则变为乘法——利用 FFT 的高效性大幅降低了计算复杂度。系统使用双通道匹配滤波器（mf_dual），消耗了 7 个 BRAM 块和 12 个 DSP48E1。

（c）多普勒处理（Doppler Processing）

雷达不仅可以测距，还可以通过多普勒效应测速。AERIS-10 采用帧内多普勒处理方法：每个处理帧包含 32 个 Chirp，对每个距离单元沿 Chirp 维度做 FFT，得到距离-多普勒二维图谱。这一步消耗了 4 个 BRAM 块和 10 个 DSP48E1。

（d）MTI 动目标显示（Moving Target Indication）

MTI 是雷达信号处理中的经典技术，用于抑制地面/海面等静止杂波，突出移动目标。AERIS-10 在 Build 25 中集成了一个 2 脉冲 MTI 对消器，其传递函数为：

H(z) = 1 - z⁻¹

这个简单的差分操作可以将零多普勒（静止）目标对消除，同时保留具有多普勒频移的运动目标。MTI 模块位于距离维抽取器和多普勒处理器之间，完全使用 FPGA 的逻辑资源实现（544 LUTs + 2,082 FFs），不消耗任何 BRAM 或 DSP 资源——这是一个极为精巧的设计选择。

（e）CFAR 恒虚警率检测（Constant False Alarm Rate）

CFAR 检测器是雷达目标检测的核心环节。它的工作原理是：对每个待检测单元，计算周围参考单元的噪声功率估计，然后根据用户设定的虚警概率（Pfa）自适应地调整检测门限。

AERIS-10 实现了业界主流的 CA-CFAR（单元平均恒虚警率）检测器，并额外支持 GO-CFAR（最大选择）和 SO-CFAR（最小选择）两种变体：

CA-CFAR：在均匀噪声环境下表现最优；
GO-CFAR：在杂波边缘环境中更好，避免边缘处虚警增加；
SO-CFAR：在多目标密集环境中更优，避免近距离目标相互遮蔽。

CFAR 模块通过一个滑动窗口算法实现，包含可配置的保护单元数、训练单元数、门限乘数（alpha）和检测模式。从 Build 24 的工程报告来看，CFAR 模块消耗了 2,229 个 LUT、1,281 个 FF、1 个 BRAM（2,048×17 位幅度缓存）和 3 个 DSP48E1。

值得注意的是，Build 23 曾因 CFAR 模块中的组合逻辑路径过长导致时序失败（WNS = -0.309ns），Nawfal 通过将噪声计算流水线化——拆分为 ST_CFAR_THR 和 ST_CFAR_MUL 两个时钟周期——彻底解决了问题。这种对细节的极致追求，正是 AERIS-10 项目工程质量的体现。

（f）直流陷波滤波器（DC Notch Filter）

Build 25 中新增的 DC 陷波滤波器是 MTI 的补充：在多普勒 FFT 之后、CFAR 检测之前，将零频（bin 0）附近的若干个频率 bin 直接清零。这可以消除那些未被 MTI 完全对消的残余直流分量，进一步改善在强杂波环境下的检测性能。

陷波宽度通过 host_dc_notch_width 寄存器（0x27）配置，默认为 0（关闭），以保持向后兼容。

第5步：STM32 系统管理

当 FPGA 专注于实时信号处理时，STM32 微控制器承担着"管家"的角色：

上电时序管理：雷达系统中不同芯片对供电顺序有严格要求，例如 FPGA 的内核电压必须先于 IO 电压上电，功放需要在偏置电压稳定后才能加射频激励。STM32 通过 GPIO 控制各路电源使能，严格按照《Power Management Excel File》中的时序表执行；
外设初始化：开机后依次配置 AD9523 时钟发生器、ADF4382 频率合成器、ADAR1000 移相器等关键器件；
16 通道功放校准：通过 I²C DAC 调整每个功放通道的栅极偏置电压，同时通过 I²C ADC 监测漏极电流，形成闭环校准回路——这是确保 16 个发射通道相位和幅度一致性的关键步骤；
GPS/IMU 融合：GPS 提供雷达自身的绝对位置和时间基准，IMU 提供姿态角（俯仰/滚转）用于修正目标的地理坐标；
步进电机控制：驱动天线在水平面内进行 360° 旋转，与电子波束扫描配合实现三维覆盖。

第6步：Python GUI 可视化

雷达的输出最终通过 Python GUI 呈现给用户。GUI 具备以下功能：

实时目标显示：将检测到的目标绘制在极坐标或笛卡尔坐标图上；
地图集成：利用 GPS 信息，将检测目标叠加在地图背景上（类似"雷达屏幕"在实际地图上的投影）；
雷达控制接口：允许用户配置 Chirp 参数、CFAR 门限、数据流控制等；
状态监控：显示系统温度、功放电流、FPGA 状态等诊断信息。

GUI 使用 Python 3.8+ 开发，基于 Tkinter 或 PyQt6 框架，是用户与雷达系统交互的主要界面。

3.3 FPGA 实现细节与工程数据

AERIS-10 的 FPGA 设计体现了极高的工程水准。以下是从 Build 25（当前生产基线）的 15 点工程报告中提炼的关键数据：

时序性能

时钟域	周期	WNS（建立时间余量）	WHS（保持时间余量）	状态
clk_100m（处理核心）	10.000 ns	+0.634 ns	+0.058 ns	PASS
clk_mmcm_out0（400 MHz）	2.500 ns	+0.304 ns	+0.115 ns	PASS
adc_dco_p（ADC 时钟）	—	+0.904 ns	—	PASS
ft601_clk_in（USB 接口）	10.000 ns	+0.132 ns	+0.121 ns	PASS
clk_120m_dac（DAC 时钟）	—	+0.773 ns	+0.151 ns	PASS

全设计零时序违例（TNS = 0.000 ns, THS = 0.000 ns），所有时钟域均满足时序约束。最紧张的路径出现在 USB FT601 接口时钟域（WNS = +0.132 ns），但仍有充足余量。

资源利用率（XC7A200T-2FBG484I）

资源	Build 25 使用量	可用量	利用率
Slice LUTs	9,252	134,600	6.87%
Slice Registers (FFs)	12,488	269,200	4.64%
Block RAM Tiles	17	365	4.66%
DSP48E1	142	740	19.19%
Bonded IOBs	178	285	62.46%

可以看到，DSP48E1 是消耗比例最高的资源（19.19%），这与雷达信号处理（DDC 的 117 个 FIR 滤波器 DSP）的运算密集特性完全吻合。而 LUT 和 FF 的利用率分别只有 6.87% 和 4.64%，说明 FPGA 还有大量资源可用于未来的功能扩展。

功耗估算

类别	Build 25
动态功耗	0.590 W
器件静态功耗	0.163 W
片上总功耗	0.753 W
结温	~26.9°C
最大环境温度（TJA）	83.1°C

0.753W 的功耗对于一个处理 400MHz 采样率、同时运行 DDC、脉冲压缩、多普勒处理和 CFAR 检测的雷达信号处理器来说，是非常优秀的数据。这在很大程度上归功于 Xilinx（现 AMD）7 系列 FPGA 的成熟工艺和 Nawfal 对设计的精心优化。

DSP48E1 模块分布

模块	DSP48E1 数量	说明
DDC 子系统	117	FIR I（47）+ FIR Q（47）+ CIC（20）+ 其他，占比最大
匹配滤波器	12	FFT 蝶形运算（8）+ 频域乘法（4）
多普勒处理器	10	FFT 蝶形运算（8）+ 幅度计算（2）
CFAR 检测器	3	alpha×噪声（1）+ GO/SO 交叉乘法（2）
MTI 对消器	0	纯逻辑资源实现（减法+饱和）
合计	142	占可用 740 个的 19.19%

验证矩阵

AERIS-10 的验证策略同样令人印象深刻——不是一个简单的"跑通了"的故事，而是有完整的回归测试体系：

测试套件	测试项	检查点	状态
FPGA 回归测试	23	—	23/23 通过
MTI 独立测试	11	29	29/29 通过
CFAR 独立测试	14	23	23/23 通过
数字增益测试	—	32	32/32 通过
门限检测器测试	—	22	22/22 通过
系统端到端测试（E2E）	13	67	67/67 通过
真实数据联合仿真-距离FFT	1	1,024	1024/1024 精确匹配
真实数据联合仿真-多普勒	1	2,056	2056/2056 精确匹配
真实数据联合仿真-全链路	1	2,057	2057/2057 精确匹配
MCU 回归测试	20	—	20/20 通过

总计超过 5,310 项数据检查，零失败。特别值得关注的是"真实数据联合仿真"——使用录制的 ADC 原始数据，将 FPGA RTL 的输出与 Python 黄金参考模型进行逐比特比对，全部精确匹配。这种验证方法在开源硬件项目中极为罕见，也体现了 Nawfal 对工程质量的重视。

四、关键功能模块深度解析

4.1 线性调频（LFM）脉冲体制

AERIS-10 选择线性调频（LFM，也称为 Chirp）作为基本波形，这是一个非常"实用主义"的选择。LFM 是雷达领域最经典、最成熟的脉冲压缩波形，其核心优势包括：

脉冲压缩增益：通过匹配滤波，可以将时间为 T、带宽为 B 的 Chirp 脉冲压缩为宽度约为 1/B 的窄脉冲，获得的处理增益（时间带宽积 BT）可达数千倍。这就是为什么 AERIS-10N 仅使用约 1W 的发射功率就能实现 3km 探测距离的根本原因；
多普勒容忍性：LFM 信号对目标的多普勒频移具有较好的容忍性，失配损失较小；
工程可实现性：Chirp 波形可以通过 DAC 直接产生，不需要复杂的编码调制方案。

4.2 相控阵波束赋形

相控阵技术的核心在于对阵列中每个天线单元施加精确的相位控制。以 16 阵元的均匀线阵为例：

如果所有阵元同相馈电，合成波束指向正前方（0°）；
如果在相邻阵元之间引入一个固定的相位差 Δφ，波束将偏转一个角度 θ = arcsin(Δφ·λ/(2πd))，其中 λ 是波长，d 是阵元间距。

AERIS-10 通过 ADAR1000 芯片实现 ±45° 的电子扫描范围。ADAR1000 提供了 360° 全相位覆盖（步进约 2.8°）和 16dB 增益控制范围，4 片芯片共同控制 16 个通道的收发波束。

4.3 混合自动增益控制

雷达接收机面临的是一个极端动态范围问题：近处的强目标回波可能比远处的弱目标回波高出 80dB 以上。如果接收机增益固定，要么近处饱和、要么远处淹没在噪声中。

AERIS-10 的解决方案是三层混合自动增益控制：

FPGA 层：实时监测 ADC 采样数据的幅度分布，快速调整数字增益；
STM32 层：根据 FPGA 反馈的统计信息，调整模拟前端（LNA 和 VGA）的增益设置；
GUI 层：允许用户根据应用场景手动干预增益策略。

这种跨层协作的设计，既保证了响应速度（FPGA 纳秒级），又兼顾了灵活性（STM32 毫秒级）和用户可操作性（GUI）。

4.4 安全架构

AERIS-10 不仅仅是一个"能跑起来"的原型，它还具备完整的安全保护机制——这一点在开源硬件项目中非常少见，体现了专业级的产品思维：

独立看门狗（IWDG）：在 STM32 端配置硬件看门狗，一旦软件跑飞，自动复位系统；
紧急停止（Emergency Stop）：可以直接切断功率放大器的供电，防止因软件故障导致的射频过载或器件损坏；
温度最高门限：当 8 路热敏电阻中任何一路超过预设温度阈值时，自动开启散热风扇；如果温度继续上升至危险级别，触发保护性停机；
周期性 IDQ 重读：在运行过程中持续监测 16 路功放的漏极电流，一旦检测到异常（如放大器的偏置点漂移），立即采取保护措施；
紧急状态优先级排序：定义了不同故障的严重级别和处理优先级，避免多个故障同时发生时产生冲突。

五、安装与使用指南

5.1 先决条件

要搭建和使用 AERIS-10，你需要具备以下基础：

雷达原理基础：理解脉冲雷达、FMCW/Chirp、多普勒效应的基本概念；
PCB 组装经验：硬件需要自行采购和焊接（也可委托 PCB 工厂 SMT 贴片）；
Python 3.8+：用于运行上位机 GUI 软件；
Vivado 开发工具：AMD/Xilinx Vivado（项目使用 2025.2 版本），用于 FPGA 固件的编译和下载；
基本电子测试设备：示波器、频谱分析仪、电源等（对于调试阶段尤为重要）。

5.2 硬件组装流程

第一步：订购 PCB

生产文件位于 /4_Schematics and Boards Layout/4_7_Production Files 目录。这些是标准的 Gerber 文件，可以发送给任何 PCB 制造商进行生产。建议选择阻抗控制工艺，因为 10.5GHz 射频走线的特性阻抗对 PCB 板材和加工精度有较高要求。

第二步：采购元器件

BOM（物料清单）和 CPL（元器件位置）文件同样位于 4_7_Production Files 目录。AERIS-10 使用的芯片以 ADI（Analog Devices）产品为主，大部分为商用现货，可通过 Digi-Key、Mouser 等渠道购买。

需要注意的是，QPA2962 GaN 功放管等射频器件可能存在出口管制限制——用户在采购前请核实当地法规。

第三步：组装

参照 /4_Schematics and Boards Layout/4_6_Schematics 目录中的原理图进行焊接和组装。对于 BGA 封装的 FPGA 和精细间距的射频芯片，建议委托专业 SMT 工厂完成贴片。

第四步：天线选择

根据你的目标版本选择天线阵列文件：

AERIS-10N：8×16 贴片天线阵列；
AERIS-10E：32×16 介质填充缝隙波导天线阵列。

第五步：外壳装配

机械图纸位于 /8_Utils/Mechanical_Drawings 目录。

5.3 固件部署

FPGA 编程：

项目提供了 Vivado TCL 脚本（在 /9_Firmware/9_2_FPGA/scripts/ 目录），可以实现自动化的 FPGA 编程流程：

# 运行 FPGA 回归测试
cd 9_Firmware/9_2_FPGA
bash run_regression.sh

# 编程 FPGA
vivado -mode batch -source scripts/program_fpga.tcl

MCU 固件烧录：

MCU 固件位于 /9_Firmware/9_1_Microcontroller/，使用 STM32 标准工具链（如 STM32CubeIDE）编译和烧录。运行以下命令进行单元测试：

cd 9_Firmware/9_1_Microcontroller/tests
make clean && make

5.4 GUI 运行

cd 9_Firmware/9_3_GUI
uv run pytest test_GUI_V65_Tk.py test_v7.py -v

GUI 启动后，用户可以：

实时观察雷达 PPI（平面位置显示）画面；
在地图上查看检测到的目标位置；
配置雷达参数（Chirp 时序、CFAR 门限等）；
监控系统状态（温度、电流、FPGA 资源使用等）。

5.5 硬件上电调试

AERIS-10 文档提供了详尽的硬件 Bring-Up 计划，包含 6 道"上电前完整性检查门"和 8 步"电路板上电烟雾测试"：

上电前准备：

冻结已知良好的固件和比特流基线；
确认时序约束满足（WNS/WHS/WPWS 均为正值）；
确认回归测试全部绿色通过；
制定上电观测目标（时钟、本振、波束赋形器、功放、USB 状态）；
准备上电执行清单（包括中止条件和故障定位规则）；
记录已知的未解决风险。

电路板上电步骤：

检查载板默认配置、稳压器使能、跳线设置；
在射频发射路径断开的最安全配置下上电，记录电流消耗；
运行 FPGA 编程流程，验证 JTAG 枚举和 DONE/INIT_COMPLETE 信号；
检查确定性复位释放和心跳/状态输出；
启动 MCU 固件日志，验证时钟发生器状态、本振初始化和波束赋形器通信；
使用调试 FPGA 映像依次验证 ADC → DDC → 匹配滤波 → USB 路径；
在长时间流式传输测试前，先用已知帧格式验证 FT601 USB 路径；
最后才进行功放偏置、校准和高风险射频激活。

关键中止准则：

异常电源轨电流、稳压器不稳定或温度超过设计范围时立即停止；
本振锁定信号不稳定时不要继续；
任何波束赋形器的回读检查失败时停止射频激活；
USB 帧格式、背压或总线方向行为不一致时不要进行压力测试。

六、应用场景：AERIS-10 可以做什么？

6.1 教育与科研

AERIS-10 最大的价值之一是作为雷达教学平台。传统的雷达课程往往停留在理论推导和 Matlab 仿真层面，学生很难接触到真实的雷达硬件。AERIS-10 提供了一套从天线、射频前端、FPGA 信号处理到上位机可视化的完整雷达系统，学生可以：

亲手组装雷达硬件，理解每个子系统的功能；
修改 FPGA 固件中的信号处理算法，观察不同参数对检测性能的影响；
通过 Python GUI 直观地观察雷达探测结果；
在一个完整的系统层面上理解雷达工程的设计权衡。

对于高校的电子工程、通信工程和雷达信号处理实验室，AERIS-10 是一个性价比极高的选择。

6.2 无人机探测与反制

随着消费级无人机的普及，低空安全成为一个日益严峻的问题。AERIS-10 可以用来构建低成本的无人机探测系统：

AERIS-10N（3km）可用于机场周边、监狱、政府设施等场景的低空监视；
AERIS-10E（20km）可用于更大范围的区域防护。

相控阵的电子扫描能力意味着它可以同时跟踪多个目标，并且可以快速切换波束方向——这对于跟踪高速移动的无人机群至关重要。

6.3 气象观测

10.5GHz X 波段雷达在气象观测领域有广泛应用，特别是降水测量。虽然 AERIS-10 的设计主要面向点目标探测，但通过适当修改信号处理算法，它也可以用于：

降水强度估计；
云层结构探测；
风廓线测量（需增加垂直扫描机构）。

6.4 智能交通

在智能交通系统（ITS）中，雷达是实现"感知"的关键传感器之一。AERIS-10 的电子扫描能力使其可以：

同时跟踪多车道上的车辆；
测量车速（通过多普勒处理）；
在恶劣天气（雨、雾、雪）下可靠工作——这是摄像头和激光雷达的短板。

6.5 海洋监视

对于海岸线监视、港口管理和海上搜救等应用，AERIS-10 可以作为低成本的海面监视雷达。AERIS-10E 的 20km 探测距离在此场景下非常有竞争力。MTI 模块可以有效抑制海杂波（虽然海杂波的统计特性远比地面杂波复杂）。

6.6 业余无线电与 SDR 实验

AERIS-10 本质上是一个工作在 10.5GHz 的软件定义雷达（Software Defined Radar），对于 SDR 爱好者来说是一个极佳的实验平台。爱好者可以：

修改波形参数，实验不同的脉冲压缩方案（非线性调频、相位编码等）；
开发新的检测算法并在真实硬件上验证；
探索雷达通信一体化（RadCom）的可能性；
将 AERIS-10 与现有的 SDR 生态系统（如 GNU Radio）集成。

七、开源许可与社区生态

7.1 双许可策略

AERIS-10 采用了一种非常务实的双许可模式，这是在与社区互动中逐步演进的结果：

硬件设计文件——包括原理图、PCB 布局、BOM 清单、Gerber 文件和机械图纸——采用 CERN Open Hardware Licence Version 2 - Permissive（CERN-OHL-P）。

选择 CERN 开源硬件许可证而非通用的 MIT 许可，是一个深思熟虑的决定：

CERN-OHL-P 专门针对硬件设计的特点定义"硬件""文档"和"产品"等关键概念；
包含明确的专利保护条款，对贡献者和使用者双方都有保障；
提供更强的责任限制（这对于高功率射频硬件尤为重要）；
与 CERN、OSHWA 等专业开源硬件标准对齐。

软件和固件——包括 FPGA 代码（VHDL/Verilog）、MCU 固件（STM32）和 Python GUI——继续采用 MIT 许可证，以保证最大的灵活性。

项目最初完全采用 MIT 许可，社区成员（特别感谢 gmaynez）指出 MIT 缺乏对物理硬件的法律保护。Nawfal 接受了这一建议，将硬件部分切换至 CERN-OHL-P，体现了对社区反馈的重视。

7.2 社区与贡献

截至目前，AERIS-10 在 GitHub 上已获得超过 19,000 颗星标——对于一个硬件项目来说，这是极为罕见的成就。Nawfal 在项目 README 的致谢中写道：

“这个项目始于摩洛哥的一个小工作室。今天，GitHub 上有 19,000 名工程师为它点亮了星标。我深感谦卑。”

“这告诉我：开源雷达很重要，可负担的感知是刚需，工程师们想要自己动手创造，而不只是购买成品。”

项目欢迎以下几类贡献者：

射频工程师：审查设计、优化天线性能；
FPGA 开发者：优化信号处理流水线；
软件开发者：增强 Python GUI 和 SDK；
Beta 测试者：高校研究者、无人机创业者、高级创客。

贡献流程遵循 GitHub 标准工作流：Fork 仓库 → 创建 topic 分支 → 提交 PR 至 develop 分支。项目有严格的 CI 流程（Python 测试 + MCU 测试 + FPGA 回归 + 跨层契约测试），所有 PR 必须通过四项 CI 检查才能合并。

7.3 开发迭代记录

AERIS-10 的开发过程被详细记录在 Implementation Log 中，展现了 Nawfal 作为工程师的严谨——从 Build 17 到 Build 25，每一次构建都有完整的工程报告：

Build 17（v0.1.1）：FIR DSP48 流水线优化 + 匹配滤波器 BRAM 迁移；
Build 18（v0.1.2）：首个生产基线，WNS +0.062 ns；
Build 19：时序失败（WNS -0.011 ns），根因为 XDC 生成时钟冲突——已修复；
Build 20（v0.1.3）：通过 400MHz MMCM 抖动清理，WNS 提升 7 倍至 +0.426 ns；
Build 21（v0.1.4）：FFT 4 周期蝶形优化（吞吐量提升 20%），DSP 减少 1 个；
Build 23：CFAR 首次集成但时序失败（WNS -0.309 ns）——已通过流水线化修复；
Build 24（v0.1.5）：CA-CFAR 检测器成功集成，支持 CA/GO/SO 三种模式；
Build 25（v0.1.6）：当前生产基线，新增 MTI 对消器 + DC 陷波滤波器。

此外，项目还完成了 7 个架构缺口的闭合（从 FPGA 时序、USB 通信路径到安全架构），以及 17 个 MCU 固件 Bug 的修复。

八、技术亮点总结

回顾 AERIS-10 的整体设计，以下几个技术亮点值得特别关注：

8.1 完整的信号处理链

从 DAC 产生 Chirp 波形，到 ADC 采集 → DDC 下变频 → 脉冲压缩 → 多普勒处理 → MTI → CFAR 检测 → USB 数据输出，AERIS-10 实现了雷达信号处理的完整闭环。这不是一个玩具项目，而是一个可以在实际环境中使用的雷达系统。

8.2 模块化硬件设计

独立的电源管理板、频率合成器板、主板和功放板，使得硬件调试和升级变得极为方便。例如，用户可以先搭建 AERIS-10N 进行熟悉，然后只需添加功放板并更换天线，即可升级至 AERIS-10E。

8.3 工程质量的极致追求

从 23/23 FPGA 回归测试、20/20 MCU 单元测试、5,310+ 数据检查点的验证矩阵，到 15 点工程报告中对每一个时钟域、每一个 DSP、每一毫瓦功耗的精确记录——这种工程纪律在开源项目中极为罕见。

8.4 成本优化

通过选用商用现货器件和精心设计的系统架构，AERIS-10 将相控阵雷达的成本降至了前所未有的水平。虽然 Nawfal 没有公开具体的 BOM 成本，但从器件选型来看（中等规模 FPGA、量产射频芯片、标准 PCB 工艺），其物料成本远低于同类商用的相控阵雷达开发平台。

8.5 文档齐全

从系统架构、实现日志、硬件 Bring-Up 计划到发布说明，AERIS-10 的文档覆盖了从设计到部署的全生命周期。这对于一个主要由一人维护的开源项目来说，工作量之大令人敬佩。

九、局限性与展望

9.1 当前局限性

作为一个活跃开发中的项目，AERIS-10 也存在一些需要注意的局限：

硬件验证仍在进行中：虽然 FPGA 和 MCU 固件经过了充分的仿真验证，但实际硬件 Bring-Up 尚未完全完成。文档中明确列出了若干"已知的未解决风险"，包括射频控制路径的真实性验证、功放校准的边界条件、电路板级集成的未知因素等；
法规合规：10.5GHz 频段在大多数国家属于受管制的频谱资源。用户在使用 AERIS-10 之前，务必了解并遵守当地无线电管理法规；
器件可获取性：部分射频芯片（特别是 GaN 功放）可能受到出口管制限制；
组装难度：相控阵雷达的组装和调试需要专业的射频测试设备（矢量网络分析仪、频谱分析仪等），对于普通爱好者来说门槛较高；
天线性能优化：目前的天线仿真报告标注为"Phase-0 阶段元素级验证"，尚未经过完整的系统级天线测试。

9.2 未来展望

基于当前的开发路线图和技术积累，AERIS-10 项目在未来可能有以下发展方向：

硬件 Bring-Up 完成：随着 TE0713/TE0701 和 FT601 USB 开发板 Integrate 的推进，预计不久的将来会有完整的硬件验证报告发布；
更丰富的波形支持：除了 PLFM，未来可能支持非线性调频（NLFM）、相位编码等更多波形体制；
多目标跟踪（MTT）：当前版本实现了目标检测，但尚未集成多目标跟踪算法（如卡尔曼滤波、JPDA 等）——这是雷达从"感知"到"认知"的关键一步；
合成孔径雷达（SAR）成像：通过将雷达安装在移动平台上（如无人机），利用合成孔径技术实现二维高分辨率成像；
MIMO 雷达扩展：利用多输入多输出（MIMO）技术，在不增加天线阵元数量的情况下提高角度分辨率；
社区生态繁荣：随着更多贡献者的加入，预期会出现第三方硬件扩展、替代天线设计、不同频段的变体等。

十、结语

AERIS-10 是一个让人心生敬意的项目。

在一个被少数巨头垄断、技术壁垒高耸的领域，一位摩洛哥工程师用自己的才智和汗水，将整套相控阵雷达的设计和实现开放给了全世界。19,000 颗 GitHub 星标的背后，是无数工程师对"可负担的雷达技术"的渴望，也是对"开源硬件可以走到多远"的一次投票。

对于想要学习雷达技术的工程师，AERIS-10 是最好的教科书——不是因为它的文档写得有多么华丽，而是因为每一行代码、每一张原理图、每一次时序失败的根因分析，都真实地记录了将一个复杂系统从概念变为现实的完整过程。

对于正在从事无人机、自动驾驶、安防监控等领域的创业者，AERIS-10 提供了一个可定制的雷达方案——你可以 fork 代码、修改设计、定制功能，而不是被锁定在某个供应商的封闭生态中。

Nawfal 曾说：“The work continues.” 这正是开源精神的本质——它不是一次性的慷慨赠予，而是一个持续演进、永不停止的过程。

AERIS-10 的征途，才刚刚开始。

附录

项目信息

项目名称：AERIS-10（PLFM_RADAR）
GitHub 地址：https://github.com/NawfalMotii79/PLFM_RADAR
在线文档：https://NawfalMotii79.github.io/PLFM_RADAR/docs/
作者：Nawfal Motii，ABAC INDUSTRY（http://www.abacindustry.com）
许可：硬件 - CERN-OHL-P；软件 - MIT
协议：PLFM（Pulse Linear Frequency Modulated）

技术术语速查

缩写	全称	中文含义
PLFM	Pulse Linear Frequency Modulation	脉冲线性频率调制
LFM	Linear Frequency Modulation	线性频率调制（Chirp）
FPGA	Field Programmable Gate Array	现场可编程门阵列
STM32	—	意法半导体 ARM Cortex-M 微控制器
DDC	Digital Down Conversion	数字下变频
CIC	Cascaded Integrator-Comb	级联积分梳状滤波器
FIR	Finite Impulse Response	有限脉冲响应滤波器
FFT	Fast Fourier Transform	快速傅里叶变换
MTI	Moving Target Indication	动目标显示
CFAR	Constant False Alarm Rate	恒虚警率检测
CA-CFAR	Cell-Averaging CFAR	单元平均恒虚警率
GO-CFAR	Greatest-Of CFAR	最大选择恒虚警率
SO-CFAR	Smallest-Of CFAR	最小选择恒虚警率
I/Q	In-phase / Quadrature	同相/正交分量
AGC	Automatic Gain Control	自动增益控制
IMU	Inertial Measurement Unit	惯性测量单元
SDR	Software Defined Radio	软件定义无线电
LO	Local Oscillator	本振（本机振荡器）
DAC	Digital-to-Analog Converter	数模转换器
ADC	Analog-to-Digital Converter	模数转换器
LNA	Low Noise Amplifier	低噪声放大器
PA	Power Amplifier	功率放大器
GaN	Gallium Nitride	氮化镓（半导体材料）
I²C	Inter-Integrated Circuit	集成电路间总线
SPI	Serial Peripheral Interface	串行外设接口
BOM	Bill of Materials	物料清单
Gerber	—	PCB 制造文件格式