目录

一、HPM 系列简介

1.1 HPM 系列介绍

二 6E、5E 芯片性能介绍

2.1 HPM6Ex

2.2 HPM5Ex

2.3 6E 和 5E 芯片区别

三、HPM600 系列外设功能介绍

3.1 系统框图

4.2 特色功能介绍

 四、HPM 的 RISC-V 处理器内核概述

4.1 HPM MCU 支持的指令集

4.2 HPM 芯片高性能特性

4.3 HPM 主频对比

4.4 HPM 双核配置

五 RISC-V 处理器内核特性

5.1 TRAP

5.1.1 TRAP 定义

5.1.2 TRAP 处理流程

5.2 MCHTMR

5.3 PMP

5.4 RISC-V 相关资源和文档

---

本篇是参加先辑伺服工程集训营的笔记，仅公开非保密部分讲解 (官网的公开资料及延申) 

一、HPM 系列简介

1.1 HPM 系列介绍

HPM 先楫 MCU 基于 RISC-V 架构，主要针对高性能运动控制和工业应用，产品线按性能分为三个梯队 ：

• 超高性能 (HPM6E / HPM6P / HPM6200)：主打双核 600MHz 配置，集成度极高，拥有多达 2MB SRAM，适用于总线型、多协议、多轴高性能运动控制 。
• 高性能 (HPM5E00)：主频为 480MHz，集成 EtherCAT，适用于总线型单轴低压伺服和步进伺服 。
• 主流级 (HPM5300)：主频 480MHz，侧重于编码器、传感器和入门级运动控制。

二 6E、5E 芯片性能介绍

2.1 HPM6Ex

• 高性能 RISC-V 双核，主频高达 600MHz
• 高达 2MB SRAM, 192KB ROM，4Kb OTP
• TSN 交换机，3 个外部端口 +1 个内部端口
• EtherCAT Slave 控制器，3个 MAC 端口
• 1 个千兆以太网 MAC 控制器
• 2 个 100Mbps 以太网 PHY
• 32 通道高分辨率 PWM 控制器
• 100ps 增量式和绝对值位置传感器接口 x4
• 串行编码器输入/输出：支持多摩川，BISS-C，ENDAT 等
• 8 个 CAN-FD 接口
• 4 个 16b SAR ADC
• 2 个 4 通道 ∑A 滤波器
• 289 MAPBGA，14x14，0.8 pitch
• 196 MAPBGA，12x12，0.8 pitch
• Ta：-40 ~ 105°C

HPM6Ex 的系列芯片规格如下：

2.2 HPM5Ex

• HPM5E 外设资源介绍高性能 RISC-V 单核，主频高达 480MHz
• 高达 512KB SRAM；1 MB Flash
• EtherCAT Slave 控制器，3个 MAC 端口
• 1个干兆以太网 MAC 控制器
• 2 个 100Mbps 以太网 PHY
• 16通道高分辨率 PWM 控制器，100ps
• 2 套增量式位置传感器接口
• 4 个 CAN-FD 接口
• 2 个 16b SAR ADC
• 1 个 4 通道 ∑A 滤波器
• 196 MAPBGA，12x12，0.8 pitch
• 121 MAPBGA，9x9，0.8 pitch
• Ta：-40 ~ 105° C

HPM5Ex 的系列芯片规格如下：

2.3 6E 和 5E 芯片区别

特性	HPM6Ex	HPM5Ex
内核架构	双核 600MHz	单核 480MHz
SRAM	2 MB (超大)	512 KB
PHY 集成	部分型号集成	全系列标配内置
特有功能	TSN 交换机 (3+1口)	极高集成度，节省 BOM
控制轴数	适合 3-4 轴及以上	专注 单轴 精密控制
应用例子	机器人总控、多轴运动控制卡	伺服一体机、智能电动缸、I/O 模块

三、HPM600 系列外设功能介绍

3.1 系统框图

4.2 特色功能介绍

 四、HPM 的 RISC-V 处理器内核概述

4.1 HPM MCU 支持的指令集

RISC-V32 位高性能嵌入式处理器，支持以下指令集:

• RV321：基础整数指令集 RISC-V
• M 扩展：乘法和除法指令集 RISC-V
• A 扩展：原子指令集 RISC-V
• F 扩展：单精度浮点数指令集 RISC-V
• D 扩展：RISC-V，双精度浮点数指令集
• C 扩展：压缩指令集 RISC-V
• B 扩展：位操作指令集 RISC-V

同时也支持扩展指令集:

• RISC-V，P 扩展：SIMD 和 DSP 扩展指令集
• 关键增强：提供单指令多数据流和数字信号处理类指令，用于加速音频、图像、电机控制等算法

4.2 HPM 芯片高性能特性

• 8级顺序流水线：超高主频，良好性能的基础。顺序执行保证指令执行时间可预测，利于最坏执行时间分析。取指1、取指2、译码、执行、访存1、访存2、写回1、写回2
• 双发射超标量处理器：在顺序框架下，将理论指令吞吐提升近一倍，是性能关键。
• 动态分支预测：有效降低因分支造成的流水线停顿 (控制冲突)，是维持双发射效率的关键支撑。
• 处理器性能监视器：提供深度系统性能剖析能力，是进行软硬件协同优化的必备工具。
• 非对齐的存储器访问允许 CPU 高效地访问那些起始地址不是其自然对齐边界整数倍的数据。

4.3 HPM 主频对比

4.4 HPM 双核配置

2个RISC-V 处理器。双核采用主从结构。CPU0 和 CPU1 采用相同配置：

• 支持相同指令集
• 相同容量的 L1 指令缓存和数据缓存：                                                                             
• 32KB L1 I-cache，4-way，128x 64B cache line per way                                                        
• 32KB L1 D-cache，4-way，128x 64B cache line per way
• 相同容量的指令和数据本地存储器：256KB ILM 和 256 KB DLM

其中 L1 Cache 缓存和 LM/TCM (本地储存器) 也就是数据缓存区别如下：

特性	L1 Cache (缓存)	LM / TCM (本地存储器)
管理方式	硬件自动管理。程序员不用管，硬件根据算法自动置换数据。	软件手动管理。程序员通过代码地址明确指定哪些内容放在这里。
确定性	不确定。可能发生 "Cache Miss"（没命中），导致运行时间波动。	高度确定。访问时间是固定的（通常是 1 个时钟周期），无抖动。
用途	运行通用程序，提高整体运行效率。	存放实时性要求极高的代码（如中断服务程序）或频繁访问的特定数据。
地址空间	映射到主存地址，物理上不可见。	拥有独立的、固定的内存地址空间。

五 RISC-V 处理器内核特性

5.1 TRAP

5.1.1 TRAP 定义

按照 RISC-V 规范，trap 分为两种：异常 (exception) 中断 (interrupt)。

• 异常：指的是由处理器本身由于指令执行异常引发的 TRAP。例如：除以零、非法指令、内存对齐错误。
• 中断：是指由各类外设对处理器发出的请求，要求处理器响应。例如：定时器到期、按键被按下、串口收到数据。

5.1.2 TRAP 处理流程

当发生非法指令、访问错误或外部设备信号等事件时，处理器会陷入 (Trap) 到一个预先设定的地址，由监控软件处理，之后再返回原程序继续执行。

5.2 MCHTMR

机器定时器是个 64 位的定时器，符合 RISC-V 规范，这个定时器以固定的时钟 (CPU主频) 运行，提供固定的时间基准，并能够产生机器定时器中断 (MachineTimerInterrupt)。

特别注意：机器定时器中断不受中断优先级控制。

5.3 PMP

PMP (PhysicalMemory Protection)：对存储器映射的指定地址区间提供读，写和执行代码保护。

PMP 的核心目标是：在平坦的物理内存地址空间中，创建多个具有独立访问权限 (读、写、执行)的受保护区域，防止错误的或恶意的软件访问不该访问的内存区域，从而提升系统的健壮性、安全性和可靠性。

HPM 芯片支持 16 个PMP 入口 entry，可以通过：

• 4 个 PMP CFG CSR
• 16 个 PMP ADDR CSR

配置这 16PMP 入口。

PMP的 ADDR CSR 配置指定内存区域的基地址和长度。

5.4 RISC-V 相关资源和文档

RISC-V 开源指令集的相关信息，请访问RISC-V 主页：https://riscv.org/

RISC-V 指令集相关规范，请访问：https://riscv.org/technical/specifications/

本产品RISC-V CPU的DSP扩展指令相关信息，请访问：http://www. andestech. com/en/products-solutions/productdocumentation/ #下载《AndeStar V5 DSP ISA Extension Specification》