AD9371 是 Analog Devices 公司推出的一款 高性能双通道收发一体化射频芯片（RF Transceiver），广泛应用于 LTE、5G、卫星通信、相控阵雷达等领域。它内部集成了 ADC、DAC、数字滤波链、PLL、本振、JESD204B 接口等多个子系统，实现高度集成的 SoC 级无线前端。

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✅ 一句话概括：

AD9371 是一个集成了双通道 TX、RX、观测 ORX、时钟生成、数字处理与 JESD204B 接口的射频收发 SoC，内部嵌有 ARM 控制器负责初始化与校准。

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🔍 芯片架构图（功能块概览）

         +----------------------------+
         |          ARM Cortex-M4     |← 内部固件，负责控制和校准
         +----------------------------+
                        |
        SPI / GPIO / Control 接口（外部控制通道）
                        |
         +----------------------------+
         |      Clock Gen & PLL       |← 支持双 PLL，LO1/LO2, 支持 TX/RX/ORX 不同频率
         +----------------------------+
             |           |           |
          TX LO       RX LO       ORX LO
             ↓           ↓           ↓
+----------------+   +----------------+   +----------------+
|  TX Analog     |   |  RX Analog     |   |  ORX Analog     |
|  Mixer, Filter |   |  Mixer, Filter |   |  Mixer, Filter  |
+----------------+   +----------------+   +----------------+
       ↓                   ↓                   ↓
   2x DACs              2x ADCs             2x ADCs
       ↓                   ↓                   ↓
+----------------+   +----------------+   +----------------+
|  TX Digital    |   |  RX Digital    |   |  ORX Digital    |
|  Interp + FIR  |   |  Decim + FIR   |   |  Decim + FIR    |
+----------------+   +----------------+   +----------------+
       ↓                   ↓                   ↓
       TX JESD204B  ←←←   RX JESD204B   ←←←   OBS JESD204B
       Framer            Deframer            Framer
       ↓                   ↑
     SERDES 接口（JESD204B，最多 4 Lane）↔ FPGA

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🧩 核心组成模块解析

1️⃣ 接收通道 RX（双通道）

模块	功能
LNA / Mixer	射频信号下变频至基带
AGC	自动增益控制，防止过载失真
ADC	每通道一个高速 ADC，支持最大 122.88 Msps
数字链路	Decimation、数字滤波器（HB1/HB2/FIR）
JESD204B Deframer	把 JESD 接收到的帧解包为 IQ 数据

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2️⃣ 发射通道 TX（双通道）

模块	功能
DAC	每通道一个高速 DAC，最高支持 245.76 Msps
插值 + 滤波	HB1/HB2 + FIR 组合
Mixer	数字基带上变频到射频
增益控制	可配置为固定增益
JESD204B Framer	从 JESD 输入数据帧打包为 TX IQ 流

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3️⃣ 观测通道 ORX（双通道）

模块	用途
模拟路径	与 RX 相似，输入 TX 输出信号
ADC + 滤波	用于数字预失真（DPD）等应用
数据路径	可连接至 JESD 或回送至 TX 校准模块

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4️⃣ 时钟系统

模块	功能
PLL1 / PLL2	支持多本振来源：TX LO、RX LO 可独立
SYSREF 接口	支持 Subclass 1 JESD204B 同步
参考时钟输入	支持如 30.72 MHz、122.88 MHz 等外部输入
Clock Tree	为所有模块分发对应时钟（ADC、DAC、Digital）

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5️⃣ JESD204B 接口

特性	值
Lane 数	最多 4 条，支持 RX2+TX2
支持子类	Subclass 0 / 1
帧结构	可调 F、K、S、M、N 等参数
Scrambler	支持开关
速率范围	支持 1~12 Gbps

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6️⃣ 内部控制器（ARM Cortex-M4）

• 固化 ADI 固件

• 负责：

  • 初始化控制序列
  • PLL 锁定检测
  • 各种校准（LO Leakage、Quadrature、Gain、Delay Tracking）
  • 运行时状态监控

• 通过 SPI 与外部主控通信，支持 JSON 配置、Mykonos API 接口等

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7️⃣ SPI / GPIO 接口

功能	说明
SPI	主控与芯片通信通道（如 Zynq / MCU）
GPIO 控制	包括 RESETB、TX_EN、RX_EN、TXNRX、SYSREF_REQ 等
中断接口	GPIO 可用于报告状态变化

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✅ 总结图：模块功能与数据流方向

        ┌──────────────┐
        │    ARM MCU   │ ← 控制/校准逻辑
        └──────┬───────┘
               │
         SPI / GPIO 控制
               │
               ▼
 ┌───────PLL + SYSREF Logic───────┐
 │ REF_CLK → TX LO / RX LO / ORX  │
 └────────┬────────┬──────────────┘
          │        │
     ┌────▼──┐ ┌───▼────┐
     │ TX Tx │ │ RX Rx  │← IQ 信号
     └──┬────┘ └──┬─────┘
        │         │
   DAC + Filters  ADC + Filters
        │         │
   ┌────▼──┐   ┌──▼────┐
   │ JESD  │   │ JESD  │
   │Framer │   │Deframer│
   └────┬──┘   └──┬────┘
        │         │
      SERDES（JESD204B） ↔ FPGA

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📘 官方文档参考

文档	内容
AD9371 Datasheet	芯片引脚、电气特性等
AD9371 Reference Manual	架构详细说明、寄存器列表
Transceiver Evaluation Software (TES)	GUI 配置工具，可导出 JSON
No-OS Mykonos API	裸机配置库（C 代码）

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