注：本文为 “时序模型” 相关合辑。
英文引文，机翻未校。
中文引文，略作重排。
如有内容异常，请看原文。

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Timing Models

Written on January 9, 2021

时序模型

For full flat chip timing analysis we need to read in gate level netlist along with spef/sdf, timing libraries and constraints. Using this approach designers should wait till all blocks completion prior to performing full chip timing analysis. Hierarchical timing flow allows you to partition different blocks using timing models which should completely model the full input/output timing characteristics without requiring the complete netlist of block.
在进行全芯片扁平时序分析时，需要读取门级网表，同时导入 spef/sdf 文件、时序库与约束条件。采用该方法时，设计人员需等待所有模块全部完成后，才能开展全芯片时序分析。分层时序流程则支持利用时序模型对不同模块进行划分，这类时序模型可对模块完整的输入/输出时序特性进行建模，且无需调用模块的完整网表。

Internal reg2reg paths are usually discarded.
模块内部的寄存器到寄存器（reg2reg）路径通常会被舍弃。

Hierarchical STA Benefits

分层静态时序分析的优势

• reduces runtime and memory usage.
  缩短运行时间，降低内存占用。

Types of Timing Model

时序模型的类型

1. ETM Extracted Timing models
   提取时序模型（ETM）

2. ILM Interface Logic Models
   接口逻辑模型（ILM）

3. QTM Quick Timing Model
   快速时序模型（QTM）

The two most common are the Extracted Timing Model (ETM), which takes the form of a Liberty model (.lib), and the Interface Logic Model (ILM), which takes the form of a reduced netlist of interface logic and associated parasitic capacitance information.
两种最常用的模型分别为：以 Liberty 库文件（.lib）形式存在的提取时序模型（ETM），以及由精简后的接口逻辑网表和相关寄生电容信息构成的接口逻辑模型（ILM）。

ETM-Extracted Timing Model

提取时序模型（ETM）

ETM creates a timing arc for each path (port to port, port to register or register to port).
提取时序模型会为每条路径（端口到端口、端口到寄存器、寄存器到端口）创建一条时序弧。

Deficiencies of ETM

提取时序模型的局限性

1. Model generation, validation and merging
   模型的生成、验证与合并

   ETM generation and validation needs a special flow setup. In addition, ETMs that include multiple-constraint modes must be merged into a single ETM for usage at the top level of the chip.
   提取时序模型的生成与验证需要搭建专用的流程。此外，包含多约束模式的提取时序模型必须合并为一个独立模型，方可用于芯片的顶层设计。

2. SI-aware ETMs
   考虑串扰（SI）的提取时序模型

   Comprehension of SI in ETM generation is not very robust. Design teams typically adapt to the methodology by making interface logic SI clean before extracting ETMs. Generation of ETMs with SI significantly adds to the model generation runtime because in-context aggressor nets need to be accounted for. The generation of timing window information at the top level of the design is also necessary.
   提取时序模型生成过程中对串扰的处理能力并不完善。设计团队通常采用的应对方法是，在提取模型前先将接口逻辑处理为无串扰状态。生成考虑串扰的提取时序模型会大幅增加模型的生成时间，原因是需要纳入设计场景中的干扰网络。同时，还需生成设计顶层的时序窗口信息。

3. MMMC ETM generation
   多模式多角点（MMMC）提取时序模型的生成

   ETMs can be merged across the modes but not across the corners.
   提取时序模型可跨不同模式进行合并，但无法跨不同工艺角进行合并。

   多模式多角点（MMMC，Multi-Mode Multi-Corner）：是芯片时序分析中的重要方法，用于覆盖芯片在不同工作场景下的性能表现，核心包含“模式（Mode）”和“角点（Corner）”两大维度。
   “模式”指芯片的不同工作状态，如功能模式（Func）、扫描模式（Shift）、自检模式（BIST）等；“角点”则对应不同的工艺、电压、温度（PVT）条件及寄生参数（RC）组合，如最差工艺/最高温度/最低电压的最差角点（WC）、最优工艺/最低温度/最高电压的最优角点（BC）等。
   通过将多种模式与角点组合成多个分析场景（Scenario），可并行完成全场景时序分析与优化，避免传统串行分析中多次工具切换和迭代的低效问题，确保芯片在所有实际应用环境中均能稳定工作。但需注意，过多的模式-角点组合会增加分析复杂度，实际中常选取关键场景或最差场景优先分析。

QTM Quick Timing Model

快速时序模型（QTM）

In early stages of design cycle, if a block does not yet have a netlist, you can use a quick timing model to describe its initial timing. Later in the cycle, you can replace each quick timing model with a netlist block to obtain more accurate timing.
在设计周期的早期阶段，若某个模块尚未完成网表设计，可使用快速时序模型描述其初始时序特性。在设计周期的后续阶段，可将各快速时序模型替换为对应的网表模块，以获取更精准的时序数据。

ILM Interface Logic Model

接口逻辑模型（ILM）

ILMs remove the register-to-register logic and preserve the rest of the interface logic in the model. The components within an ILM include a netlist, parasitic loading, constraints, and aggressor information pertinent to the preserved logic inside the ILM. ILMs are highly accurate and can also speed up analysis considerably, while reducing the memory footprint.
接口逻辑模型会移除寄存器到寄存器的逻辑，同时保留模型中其余的接口逻辑。接口逻辑模型的组成部分包括：网表、寄生负载、约束条件，以及与模型内保留逻辑相关的干扰网络信息。接口逻辑模型具备较高的精度，同时可显著加快分析速度，并降低内存占用量。

1. Combinational logic from each input port to the first stage of sequential elements of block
   从每个输入端口到模块第一级时序单元的组合逻辑

2. the combinational logic from last stage of sequential elements to each output port of the block
   从模块最后一级时序单元到每个输出端口的组合逻辑

3. the clock paths to these sequential elements
   连接至这些时序单元的时钟路径

4. combinational paths from input ports that do not encounter a sequential element and pass directly to an output port
   从输入端口出发，未经过任何时序单元而直接连接至输出端口的组合逻辑路径

Limitations of ILM

接口逻辑模型的局限性

ILM limitations include over-the-block routing, constraint mismatches, data management, arrival pessimism, latch-based designs, specific flows, and special stitching.
接口逻辑模型的局限性包括：模块间布线影响、约束不匹配、数据管理难度、到达时间悲观性、基于锁存器的设计适配性、专用流程依赖，以及特殊的逻辑拼接需求。

1. Over the block routing
   模块间布线影响

   If blocks are characterized without over the block routing in place, the timing could be optimistic since the SI impact of the over the block routes is not accounted for. This included the cross coupling from over the block aggressor nets to victim nets within the block.
   若在对模块进行时序表征时，未纳入模块间的布线信息，得到的时序结果可能会过于乐观，原因是未考虑模块间布线带来的串扰影响。这一影响包含模块间干扰网络对模块内受扰网络产生的交叉耦合效应。

2. Constraint mismatch
   约束不匹配

   Additional bookkeeping is needed to preserve the context information. Mismatches in constraint are a significant headache for designer and can be a major setback for successful hier analysis.
   需要额外的记录工作以保留设计的上下文信息。约束条件的不匹配是困扰设计人员的一大难题，同时可能成为分层时序分析顺利开展的主要障碍。

3. Pessimism in arrivals due to timing window CPPR
   由时序窗口与公共路径悲观移除（CPPR）导致的到达时间悲观性

   Timing windows are pre computed during ILM creation, and any CPPR effect from top level requires special handling to remove the pessimism in arrival times and windows.
   时序窗口在接口逻辑模型创建阶段即已预先计算完成，而来自顶层设计的公共路径悲观移除效应，需要通过特殊处理才能消除到达时间与时序窗口中存在的悲观性偏差。

   公共路径悲观移除（CPPR，Clock Path Pessimism Removal）：是解决时序分析中“悲观计算”问题的关键技术，核心作用是剔除时钟树公共路径上的重复悲观量。在时序分析（如OCV模式分析）中，为覆盖工艺偏差，会对发射时钟路径（Launch Clock Path）采用“慢路径（Late）”参数计算延迟，对捕获时钟路径（Capture Clock Path）采用“快路径（Early）”参数计算延迟。但两条路径往往存在共用的“公共时钟路径”，该路径在实际芯片中仅存在一种延迟状态，不可能同时为“慢”和“快”，这种双重标准的计算方式会产生虚假的悲观偏差（即公共路径悲观量）。
   CPPR 通过计算公共路径在“慢路径”和“快路径”下的延迟差值（CPP因子），并在时序结果中减去该差值，从而修正悲观偏差，使分析结果更接近芯片实际工作状态，降低时序收敛难度。

4. Latch-based designs
   基于锁存器的设计

   In case of latch based design, increased storage needs for side capacitances and SI aggressors impact ILM creation and hier timing analysis runtime efficiency.
   在基于锁存器的设计场景中，对寄生电容与串扰干扰网络的存储需求会增加，进而影响接口逻辑模型的创建效率与分层时序分析的运行效率。

Differences between ILM and ETM

接口逻辑模型与提取时序模型的差异

Both ILM and ETM can be used in hier STA flow when flat analysis is not possible because of runtime and/or memory usage. An ILM offer more visibility into the netlist, which can result in easier verification, but provides less IP protection.
当全芯片扁平分析因运行时间或内存占用问题无法开展时，接口逻辑模型与提取时序模型均可用于分层静态时序分析流程。接口逻辑模型能够提供更高的网表可见性，从而简化验证工作，但对知识产权（IP）的保护力度相对较弱。

ETM is just like .lib means we have timing info till the pins not to the first level (i mean not to the first gate of FF) but if we want to do timing analysis between partition level FF to FF then we can do that with ETM.
提取时序模型的特性与.lib 文件类似，仅能提供至模块引脚的时序信息，无法深入到模块内部的第一级逻辑（即触发器的第一级门电路）。但如果需要在分区层面开展触发器到触发器的时序分析，提取时序模型则可满足这一需求。

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IC 间通信的时序模型——系统同步、源同步和自同步

子墨祭 原创于 2022-02-09 00:01:39 发布

两种 IC 间通信的时序模型可分为三类，分别为系统同步、源同步与自同步。

1 系统同步

系统同步的定义为：两片 IC 之间进行通信的过程中，采用一个共用时钟，该时钟被应用于数据的发送与接收环节。

如下图 1 所示，该方法在较长的时间尺度内为应用最为广泛的技术方案。从直观角度进行判断，该技术方案的原理较为浅显，但结合图 2 所示的时序模型进行分析后，即可发现该技术方案的内在复杂性。图中阴影框部分的物理意义为：为保障通信过程的可靠性，接收电路必须予以处理并抵消的延迟量。

图 1 系统同步结构图

图 2 系统同步时序模型

系统同步：两片 IC 之间进行通信时，使用一个共用时钟，用于数据发送和接收。

2 源同步

源同步的定义为：两个 IC 间进行通信的过程中，发送端 IC 生成一个时钟信号，该时钟信号与发送数据同步传输。接收端 IC 以该转发时钟作为基准，完成数据的接收操作。

在技术发展的早期阶段，多数信号延迟量被忽略不计，其原因为该类延迟量的时间尺度远小于有效传输时间。然而，随着通信速率的提升，延迟量的管控难度逐渐增大，最终达到难以实现的程度。针对该问题的一种优化方案为：在发送数据的同时，同步发送一个时钟副本。该技术方案被命名为源同步（如图 3 所示），可显著简化时序参数的计算与分析过程。

图 3 源同步结构图

通过调整转发时钟的输出时序，可使时钟信号在数据单元的中间位置完成翻转操作。基于此，数据线与时钟线的长度需要保持相互匹配的状态。但该技术方案存在若干局限性，其中一项为：目的芯片接收到的数据，必须从接收时钟域转移至全局芯片时钟域。

图 4 源同步时序模型

源同步：两个 IC 间进行通信时，发送 IC 生成一个伴随发送数据的时钟信号。接收 IC 利用该转发时钟进行数据接收。

转发时钟：转发时钟（$c_{\text{f}}$）或时钟转发是用于源同步的另一个技术术语。

源同步设计会造成时钟域数量的大幅增加。对于现场可编程门阵列（FPGA）这类时钟缓冲器数量有限的器件，以及专用集成电路（ASIC）这类需要为每个时钟树单独设计的器件而言，该现象会引发时序约束与时序分析方面的难题。该问题在采用大型并行总线的设计场景中会进一步加剧：受电路板设计条件的限制，每条数据总线通常需要配置 1 个以上的转发时钟。举例而言，一条 32 位总线可能需要配置 4 个甚至 8 个转发时钟。

3 自同步

自同步的定义为：两块芯片之间进行通信的过程中，发送端芯片生成的数据流内，同时包含数据信息与时钟信息。

自同步模型的结构如图 5 所示。在该模型中，数据流的组成部分包含数据与时钟两种信息。

自同步接口的三个主要功能模块分别为并串转换模块、串并转换模块与时钟数据恢复模块。

该技术模型同时也是高速串行接口的理论基础与技术支撑。

自同步：两块芯片之间的通信，其中发送芯片产生的数据流同时包括数据和时钟信息。

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三种 IC 间通信时序模型的性能对比

系统同步、源同步与自同步是 IC 间通信的三类核心时序模型，其性能差异直接决定了各自的适用场景与技术局限性。

以下从通信速率、延迟管控难度、时钟域复杂度、硬件实现成本、布线要求及典型应用场景等关键维度，对三类时序模型进行系统性对比，为电路设计中的模型选型提供参考。

性能维度	系统同步	源同步	自同步
通信速率上限	较低。 受共用时钟传输延迟、时钟抖动等因素限制，难以适配高速通信场景，通常适用于百兆级及以下速率传输	中高。 通过同步发送时钟副本简化时序分析，速率提升显著，可支持千兆级传输；但速率进一步提升后，时钟与数据的 skew 管控难度骤增	极高。 数据流内嵌时钟信息，无需额外时钟传输通道，有效规避时钟同步瓶颈，是高速串行通信的核心支撑，可实现万兆级及以上速率传输
延迟管控难度	较高。 需综合处理时钟传输延迟、数据传输延迟及两者的相对 skew，且延迟补偿机制复杂，随传输距离增加管控难度呈指数级上升	中等。 时钟与数据同步传输，可大幅降低相对延迟管控难度；但需保证数据线与时钟线长度匹配，且存在接收端时钟域转换延迟问题	较低。 无需独立时钟传输，延迟主要来源于并串转换、串并转换及时钟数据恢复（CDR）模块，延迟特性稳定，管控逻辑相对简单
时钟域复杂度	低。 采用单一共用时钟域，无跨时钟域数据处理需求，时序约束简单，无需额外时钟同步模块	高。 每个转发时钟对应独立时钟域，时钟域数量随总线位宽增加而剧增；FPGA、ASIC 等器件需额外配置大量时钟缓冲器，时序分析难度大	中等。 接收端需通过 CDR 模块从数据流中恢复时钟，存在“恢复时钟域 - 本地全局时钟域”的跨域转换，但时钟域数量远少于源同步
硬件实现成本	低。 无需复杂时序补偿模块及时钟数据恢复模块，硬件电路设计简单，物料成本低	中等。 需增加时钟发送/接收电路，且对时钟缓冲器、时序约束芯片的性能要求较高；并行总线场景下，转发时钟数量增加会进一步提升硬件成本	高。 需集成高性能并串转换、串并转换及 CDR 模块，芯片设计复杂度高；CDR 模块的相位锁定精度、抗干扰能力要求严苛，推高硬件研发与物料成本
布线要求	中等。 需保证共用时钟线与各数据线的传输路径长度匹配，减少延迟 skew；但无额外时钟通道，整体布线密度较低	较高。 数据线与对应时钟线需严格等长布线，且并行总线场景下多条时钟线、数据线的布线协调难度大，对电路板布局规划要求严苛	低。 仅需单一数据传输通道，无需独立时钟线，布线密度大幅降低；对传输通道的阻抗匹配、信号完整性要求较高，但布线规划逻辑简单
抗干扰能力	较弱。 共用时钟信号易受电源噪声、电磁干扰（EMI）影响，时钟抖动会直接导致数据采样错误，抗干扰裕量小	中等。 时钟与数据同步传输，可在一定程度上抵消共模干扰；但差分干扰仍可能导致时钟与数据的 skew 增大，影响采样稳定性	较强。 数据流采用差分编码（如 8B/10B 编码）等方式内嵌时钟，具备良好的抗共模干扰与差分干扰能力；CDR 模块可动态补偿信号抖动，进一步提升抗干扰性能
典型应用场景	低速、短距离、低成本的并行通信场景，如传统 GPIO 接口、低速总线（I2C、SPI 扩展并行接口）、工业控制低速数据传输	中高速并行通信或中短距离串行通信场景，如 DDR 内存接口、中速以太网物理层、FPGA 与外设的中高速并行数据交互	高速、长距离串行通信场景，如 PCIe 总线、高速以太网（10G/100G Ethernet）、光纤通信、存储阵列高速接口（SAS、NVMe）

综上，三类时序模型的性能特点呈现明显的互补性：

• 系统同步以低成本、低复杂度优势适配低速场景；

• 源同步在中高速并行通信中实现性能与成本的平衡；

• 自同步则通过突破时钟同步瓶颈，成为高速串行通信的主流技术方案。

  实际设计中，需结合通信速率、传输距离、硬件成本、布线条件等因素，完成时序模型的选型与优化。

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via:

• Timing Models – Eternal Learning – Electrical Engineer from Somewhere
  https://eternallearning.github.io/timing-models/
• 【理论篇】IC 间通信的时序模型——系统同步、源同步和自同步_源同步和系统同步-CSDN博客
  https://blog.csdn.net/m0_52840978/article/details/122833600