📌 总体概述：

该方法用于 1:7 SDR 接收场景，通过 ISERDES 原语配置为 1:7 模式，不采用逐位延迟调节（deskew），适用于 所有数据线和时钟线在 PCB 上布线良好且对齐误差较小的情况。

🧩 核心架构：

1. 接收时钟路径：

   • 接收到的外部 pixel clock 经过 PLL/MMCM 进行倍频（×7）。
   • 同时，pixel clock 也接入一个 IODELAYE2，由状态机控制其延迟值，最终送入 ISERDES。

2. 数据路径：

   • 每条数据线也通过一个 IODELAYE2 → 送入配置为 1:7 模式的 ISERDES。
   • 所有 ISERDES 共享同一个高频采样时钟（×7 倍的 pixel clock）。

⏱️ 延迟调节逻辑（不逐位 deskew，但有统一延迟校准）：

1. 状态机初始化延迟（根据比特率查表），比如：

   560 Mbps => 输入值 0560 => 生成内部延迟 tap 数为 17h（23）个 tap ≈ 1794 ps
   

2. 状态机开始减小时钟线上的延迟 tap 值，直到 ISERDES 输出的并行数据变化（即捕获到边沿）。

3. 根据该位置再加/减 0.5 UI（一个码元间隔） 的延迟，使时钟信号对齐在数据眼中心。

4. 该最终延迟值被统一复制给所有数据线对应的 IODELAYE2，实现“粗粒度”的多路数据同步。

🧪 校验与 Bitslip 对齐：

1. 检查 ISERDES 输出的并行数据是否为预期模式（如 1100001 或 1100011）。

2. 如不匹配，通过发出 Bitslip 命令，对 ISERDES 的输出进行一位一位循环移位，最多移 7 次。

⚙️ 多通道支持：

• 只使用 通道0的 clock 做倍频，其余通道（如通道1）的 clock 仅作为状态机输入，共享通道0生成的高频采样时钟。

✅ 适用前提：

• 所有 clock/data 信号在线路板上布线 物理延迟基本一致（无需 per-bit deskew）。
• 所有通道运行在 相同频率。

📌 总结一句话：

这是 Xilinx 提供的一种简化型 1:7 SDR 数据接收方案，依赖 ISERDES + 状态机对时钟延迟进行一次性粗调，不支持每一条数据线独立校准，适合通道间时序一致性较好的系统场景。