xilinx FIFO写入数据和读取数据不一致问题
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在使用xilinx 的官方IP-FIFO进行FPGA开发时，仿真发现FIFO写入和读取数据一致未出现问题。在烧写程序实测时，发现FIFO写入和读取数据不一致，有中间的单个bit发生错误。
定位原因：FIFO的读写时钟是异步的，且时钟与信号不是同步的，或者读写时钟接反，导致写入数据和读取数据不一致，出现几bit错误额现象。
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