1. 系统框图

[FPGA] → [SPI/I2C] → [AD5621 DAC] → [模拟电压] → [AD8338 VGAIN引脚] → [放大后的输出信号]

主要是通过FPGA输出SPI时序控制DAC芯片，实现DAC芯片输出模拟电压通过硬件电路传输到增益可控放大器，增益可控放大器输出信号到负载这一过程。FPGA控制DAC芯片的控制逻辑，ADC输出到VGAIN之后的反馈给FPGA。

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2. 输入设计

(1) FPGA控制信号输入

• 数字接口选择：

  • SPI模式（AD5621支持3线SPI）：

    • SCLK：时钟信号（FPGA输出，典型频率≤50MHz）

    • SDIN：数据输入（FPGA输出，12位增益控制字）

    • SYNC：片选信号（FPGA输出，低电平有效）

  • I2C模式（若使用兼容型号）：

    • SCL：时钟线（FPGA模拟或硬件I2C）

    • SDA：数据线（双向）

(2) 增益配置输入

• 用户/系统输入：

  • 数字增益值：通过FPGA的外部接口（如UART、按键、内存映射）接收目标增益值。

  • 校准数据：可能需要查找表（LUT）将增益dB值转换为DAC代码（考虑AD8338的增益斜率）。

(3) 参考电压（VREF）

• 外部基准：为AD5621提供稳定参考电压（如3.3V），直接影响输出精度。在设计AD5621输出Vout连接在VAGIN之间往往会设计分压。因为连接芯片AD8338根据芯片手册可得到它的电压范围是在0.1~1.1V，对应的增益是0~80dB。

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3. 输出设计

(1) DAC模拟输出

• AD5621输出：

  • 输出电压范围：0V至VREF（如3.3V），对应AD8338的增益控制范围。

  • 分辨率：12位（4096级）。

(2) AD8338增益响应

• 增益控制特性：

  根据芯片手册可得
• 

• 输出信号：放大后的模拟信号，幅度由输入信号和DAC设置的增益共同决定。

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4. 关键设计参数

模块	参数	示例值/说明
SPI时钟频率	25MHz	留有余量(最大30MHz)
SYNC_N低电平时间	≥640ns	16个SCLK周期(25MHz)
SYNC_N高电平间隔	≥33ns	手册要求最小值
数据建立时间	10ns	SCLK下降沿前
数据保持时间	5ns	SCLK下降沿后

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5. 软件流程（FPGA逻辑）

verilog

// 示例SPI写入代码片段
always @(posedge clk) begin
    if (gain_update) begin
        sync <= 1'b0;           // 启动传输
        shift_reg <= {4'b0001, gain_code}; // AD5621写入命令+12位数据
        bit_count <= 15;
    end else if (bit_count > 0) begin
        sclk <= ~sclk;          // 生成时钟
        if (sclk) begin
            sdin <= shift_reg[15];
            shift_reg <= shift_reg << 1;
            bit_count <= bit_count - 1;
        end
    end else begin
        sync <= 1'b1;           // 结束传输
    end
end

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6. 注意事项

1. 电平匹配：确保FPGA IO电压与AD5621逻辑电平兼容。

2. 噪声抑制：

   • DAC输出添加RC低通滤波（如1kΩ+100nF）抑制高频噪声。

   • 使用差分走线减少对AD8338增益控制线的干扰。

3. 校准：实测AD8338增益随VGAIN的变化曲线，修正非线性误差（可在FPGA中存储校准表）。

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7. 扩展优化

• 闭环控制：增加ADC反馈回路，实时调整DAC输出以实现精确增益（适用于自动化测试系统）。

• 多通道控制：通过SPI菊花链或多个SYNC信号控制多片AD5621，驱动多路AD8338。

此设计通过数字控制实现灵活的增益调整，适用于通信、医疗设备等需要动态范围优化的场景。