AI for EDA(开源汇总）

dadaobusi

672人浏览 · 2026-06-30 09:23:56

dadaobusi · 2026-06-30 09:23:56 发布

目前还没有单一开源项目能完全替代 Synopsys/Cadence 的全套商业 AI EDA 流程，但开源社区已形成"开源 EDA 底座 + AI Agent/模型层"的组合方案，部分模块已可对标本商业工具的 AI 功能。以下按对标维度整理：

一、AI Agent 框架 · 对标 Synopsys.ai Copilot / Cadence ChipStack / 合见 UDA

项目	机构	对标功能	说明
RTL-CLAW	同济大学×港中文	Cadence ChipStack / Synopsys Copilot Agentic 层	基于 OpenClaw 的多 Agent 框架，自然语言驱动 RTL→仿真→综合→修正闭环，插件化集成 Yosys/Verilator，2026.04 开源
ORFS-Agent / OpenROAD Agent	UCSC/OpenROAD社区	Synopsys.ai DSO.ai 自动化编排	在 OpenROAD Flow Scripts 基础上加 LLM Agent，自动调参、诊断 QoR 并迭代
Babel (AI-native Chiplet Flow)	个人开源 2026.05	Agentic EDA 全流程	Claude Code + 5-Agent 流水线，封装 Yosys/OpenSTA/Magic 走 PRD→GDSII，早期阶段
ChatEDA / Mabrains Chipro	学术/社区	EDA Copilot（Tcl/约束生成、脚本辅助）	LLM + RAG 理解设计规格，自动生成 DC/Innovus/OpenROAD 脚本

二、RTL 生成 & 验证模型 · 对标 Synopsys.ai RTL Gen / Siemens Questa One

项目	机构	对标功能	说明
RTLCoder (系列, 7B/13B)	中科院等	Synopsys Copilot RTL 补全	Verilog 专用微调，Pass@1 超 GPT-3.5，可本地部署，含数据集
CodeV-R1 / QiMeng-CodeV-R1	中科院"启蒙"团队	RTL 生成+验证反馈修正	RLVR（强化学习+形式验证奖励），VerilogEval v2 ~68.6% pass@1
StepPRM-RTL	中科院计算所×清华×华为	RTL 生成+逻辑监督（超越单纯生成）	Step-level Process Reward Model + RAG，捕获生成时逻辑 bug，Apache 2.0
InCoder-32B (工业 Verilog)	北航等 2026.03	工业级 RTL 理解与生成	32B 参数，针对工业代码场景优化
MeltRTL	2026.01 开源	提升 RTL 可综合性	推理时干预（ITI）不改权重，综合通过率 ~96%

三、物理实现 & AI 优化 · 对标 Synopsys DSO.ai / Cadence Cerebrus / Innovus

项目	机构	对标功能	说明
iEDA + AiEDA	东南大学×港中文 OSCC	Cadence Innovus / Synopsys ICC2 + AI 优化	iEDA 是模块化开源物理实现链（Floorplan→CTS→Routing→STA→DRC）；AiEDA 提供 ML 模型做布局/时序/布线预测，iDATA 数据集已公开
iPCL (Pre-training for Chip Layout)	SEU/CUHK	布局生成基础模型	大规模版图预训练，支持零人工干预布局生成与跨阶段优化
OpenROAD + TritonRoute	DARPA 资助社区	数字后端 P&R（部分 AI 研究接入）	虽非纯 AI 工具，但是研究 ML-driven placement/timing 的主流底座，支持 5nm 学术节点探索
OpenLane / LibreLane	Efabless 社区	RTL→GDSII 自动化流（AI Agent 可调度）	Docker 封装 OpenROAD/Yosys/Magic，是多数 AI-for-EDA 研究的执行底座

四、辅助数据集 & 基准 · 支撑 AI 模型训练

iDATA（AiEDA 项目）— 标准化芯片设计→向量数据集，TCAD 2025
EDA-Corpus / EDA-Copilot RAG Corpus — 基于 OpenROAD 的 EDA LLM 训练语料 + RAG 方法
ChiPBench / PhysEDA — 物理感知 EDA 基准，纠正"HPWL≈PPA"误区

五、典型开源组合方案（近似商业 AI EDA 体验）

LLM层:  RTLCoder-7B / CodeV-R1 / StepPRM-RTL（本地部署）
Agent层: RTL-CLAW 或 ORFS-Agent（任务规划+工具调用）
EDA层:  OpenLane(OpenROAD+Yosys+TritonRoute+Magic)
验证层: Verilator / Icarus + 形式验证反馈给 Agent

这一组合可在学术研究/教学/中小模块场景下实现对 Synopsys.ai + DSO.ai + Copilot 部分能力的近似替代。

⚠️ 注意：开源工具在先进工艺 PDK（7nm 以下）、签核精度、超大规模 SoC 支持上与 Synopsys/Cadence 商业版仍有显著差距，目前更适合科研、教学、MPW 流片及 IP 模块级辅助设计。

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