1. TPS7A5701RTER

• 1% (max) accuracy over line（VIN）, load, and temperature
  “Line"在此处指的是输入电源线，即输入电压（VIN）
  “Over line"表示当输入电压在芯片规定的工作范围内变化时
  输出电压与标称值的偏差不会超过1%
  这个1%是最大值（max），意味着在最坏情况下也不会超过这个误差范围
  例如，如果芯片标称输出3.3V，那么当输入电压变化时，输出电压将保持在3.267V至3.333V之间（即±1%范围内）。这个规格与"over load”（负载变化）和"over temperature”（温度变化）共同构成了芯片的整体精度指标。

• Low dropout: 75 mV at 5 A
  Dropout Voltage 是指维持输出电压稳定所需的最小输入-输出电压差。
  低压差特性对于提高效率和应用场景至关重要。

  • 高效率：压差越小，LDO 本身的功率损耗（(Vin - Vout) * Iout）就越小，尤其是在输入电压和输出电压很接近的情况下，效率更高，发热更少。
  • 宽输入范围：允许输入电压在更接近输出电压的范围内工作，特别适用于电池供电设备。因为电池在放电过程中电压会逐渐下降，低压差 LDO 可以在电池电压降到很低时依然提供稳定的输出，从而充分利用电池能量。

• Superior load transient response:– ±2 mV with a 100-mA to 5-A load step
  这句话描述了芯片在负载发生剧烈变化时，维持输出电压稳定的能力，这被称为负载瞬态响应
  Load Transient Response（负载瞬态响应）：指当负载电流（Load Current）突然变化时，输出电压（Vout）会产生一个波动（ overshoot 过冲 或 undershoot 下冲），之后迅速恢复到额定值的过程。这个指标衡量的是芯片抑制这种波动的能力。
  100-mA to 5-A load step（100mA 至 5A 的负载阶跃）：这是测试条件。它模拟了负载电流从一个极低的状态（100mA）瞬间跳变到一个极高的状态（5A，是该芯片的最大额定电流）。这是一种最严酷、最极端的测试场景，变化幅度高达 4900mA！
  ±2 mV（正负 2 毫伏）：这是结果。它表示在经历了上述极端电流冲击后，输出电压的最大偏差值只有正负 2 毫伏。

• Adjustable soft-start inrush control
  可调节的软启动浪涌电流控制：该器件具备一个用户可调节的启动控制功能，通过让输出电压缓慢上升的方式，来有效抑制启动时产生的巨大浪涌电流，从而提升系统的可靠性和稳定性。其启动过程的快慢可以根据实际应用需要进行配置。

  • 软启动 (Soft-Start)：
    指系统或芯片在启动时，输出电压不是瞬间达到目标值，而是由一个内部电路控制，平缓地、线性地从0V逐渐上升至预设电压。这个过程旨在避免输出电压产生过冲（Overshoot）。

  • 浪涌电流控制 (Inrush Control)：
    是软启动的主要目的之一。在电源启动瞬间，由于输出电容需要充电，会产生一个非常大的瞬时电流，称为浪涌电流（Inrush Current）。过大的浪涌电流可能：
    导致输入电源电压跌落，影响同一电源网络上其他器件的正常工作。
    对电源芯片本身、后续负载以及输入电容造成应力冲击，影响长期可靠性。

  • 可调节 (Adjustable)：
    这意味着软启动的“斜率”或“持续时间”是可以通过外部电路（如配置电阻或电容）或内部寄存器进行编程设置的。用户可以根据具体应用的需求（例如，系统所能承受的最大浪涌电流、后端负载的特性等）来灵活调整启动速度。

• BIAS rail:– Internal charge pump or 3-V to 11-V external rail
  Internal charge pump can be disabled
  BIAS Rail (偏置电源轨)：
  指的是给芯片内部核心电路（如误差放大器、基准电压源、驱动级等）供电的电源引脚。这个电源电压的高低直接影响芯片的性能，特别是其内部功率管的驱动能力，从而决定了压差（Dropout Voltage）等关键指标。一个更高、更稳定的BIAS电压通常能带来更优异的性能。
  两种供电方式详解

  1. 内部电荷泵 (Internal charge pump)
     工作原理：电荷泵是一种DC-DC升压电路，利用电容的充放电，在不使用电感的情况下，将输入的较低电压（如芯片的输入电压 VIN）提升到一个更高的电压。
     如何工作：芯片内部集成了这个电荷泵电路。它自动从 VIN 引脚取电，并产生一个更高的电压来为内部的BIAS轨供电。
     优点：方便，节省空间。无需外部元件，降低了系统设计的复杂度和PCB面积。这是一种“自带电源”的方案。
     缺点：电荷泵工作时会产生轻微的开关噪声，可能对某些对噪声极其敏感的应用有微小影响。
  2. 3-V 至 11-V 外部电源轨 (3-V to 11-V external rail)
     工作原理：芯片提供了一个独立的引脚（通常叫 BIAS 或 VBIAS），允许用户从外部接入一个电压源来直接为内部电路供电。
     电压范围：这个外部电压必须在 3V 到 11V 之间。这意味着你可以使用系统中已经存在的、更安静或电压更合适的电源（例如，一个已有的5V或12V降压转换器输出的稳定电压）来给它供电。
     优点：
     性能更优：使用一个更清洁、更低噪声的外部电源，可以显著提升芯片的整体性能（如电源抑制比PSRR）。
     效率更高：如果外部电压恰好是系统已有的，且电压值合适，可以避免内部电荷泵的转换损耗，提高效率。
     灵活性：可以根据系统资源灵活选择供电方案。

  “Internal charge pump can be disabled” 的含义
  这是实现灵活性的关键。芯片设计了一个控制机制（可能通过一个专用引脚的电平控制，或通过内部寄存器配置），允许你关闭内部电荷泵。

  当你想使用外部BIAS电源时：你必须先禁用内部电荷泵。否则，内部电荷泵和外部电源会冲突，可能损坏芯片。
  当你想使用内部电荷泵时：让该功能保持使能状态，并且确保外部BIAS引脚悬空或妥善处理（具体需查阅数据手册）。

• Open-drain, power-good (PG) output

  1. Power-good (PG) - 电源良好信号
     功能：这是一个状态指示信号，就像一个“状态灯”。它告诉系统的其他部分（比如微处理器、FPGA等），该电源芯片的输出电压是否处于正常范围内。
     逻辑：
     输出正常：当电源芯片的输出电压（Vout）稳定在其额定值的正常范围内（例如，标称电压的92%到108%），PG引脚会输出一个 “好”的信号（通常是高电平）。
     输出异常：当因为任何原因（如输入电压过低、芯片过温保护、输出短路、或者还在启动的软启动过程中）导致输出电压低于正常范围，PG引脚会输出一个 “坏”的信号（通常是低电平），向系统发出警报。
  2. Open-drain - 开漏输出
     这是描述PG引脚内部电路结构和工作方式的关键词。

  内部结构：你可以把开漏输出想象成引脚内部连接了一个连接到地的开关（通常是一个MOSFET），但这个开关的另一端（电源端）是悬空的，需要你在芯片外部手动连接。

  当需要输出“坏”的信号（低电平）时，内部开关闭合，将PG引脚拉低到地（GND），电压接近0V。
  当需要输出“好”的信号（高电平）时，内部开关断开，PG引脚既不输出高电平也不输出低电平，而是呈现高阻抗状态（可以理解为断开）。
  为何要这样设计？ 开漏输出提供了极大的灵活性：

  电平转换：由于高电平时靠外部电阻上拉，PG引脚的高电平电压可以完全由你外部连接的上拉电源（Vpull-up）决定。这意味着你可以用一颗3.3V输出的电源芯片，其PG引脚却能直接去驱动一个需要5V逻辑电平的微处理器GPIO，无需额外的电平转换电路。
  例如： 将PG引脚通过一个电阻上拉到处理器的5V供电上，那么PG引脚的高电平就是5V，完美匹配。
  线与（Wire-ANDing）：你可以将多个开漏输出的PG引脚直接连接在一起，共用一个上拉电阻。只有当所有电源都正常时，这个共享的PG信号线才是高电平。只要有任何一路电源出现故障，它就会被拉低。这非常适合用于监测多路电源系统。
  节省芯片复杂度：简化了芯片内部的输出级电路设计。
  
  

PIN	-	DESCRIPTION
NAME	NO.
BIAS	5	BIAS supply voltage pin. See the Charge Pump and BIAS Rail section for additional information.
CP_EN	15	Charge pump enable pin. See the Precision Enable (CP_EN Pin) section for additional information.
GND	6	GND Ground pin. See the Layout Guidelines section for additional information.
IN	1, 2, 3, 4	I Input pins. See the Programmable Soft-Start (NR/SS Pin) and Soft-Start, Noise Reduction (NR/SS Pin), and Power-Good (PG Pin) sections for additional information.
NR/SS	8	I/O Noise-reduction pin. See the Programmable Soft-Start (NR/SS Pin) and Soft-Start, Noise Reduction (NR/SS Pin), and Power-Good (PG Pin) sections for additional information.
PG	14	O Open-drain, power-good indicator pin for the low-dropout regulator (LDO) output voltage. See the Power-Good Pin (PG Pin) section for additional information.
REF	7	I/O Reference pin. See the Output Voltage Setting and Regulation section for additional information.
SNS	13	I Output sense pin. See the Output Voltage Setting and Regulation section for additional information.
Thermal Pad	—	GND Connect the pad to GND for best possible thermal performance. See the Layout section for more information.

Absolute Maximum Ratings

over operating junction temperature range and all voltages with respect to GND (unless otherwise noted)
这份数据手册中列出的所有电气参数（如精度、电流、电压等）的测试和保证，都是在整个结温工作范围内，并且所有电压参数都是以GND（地）为参考基准进行测量的。
例外: 除非有特别说明（unless otherwise noted）。例如，某个参数可能指定在25°C下测得，或者某个电压是相对于VIN而不是GND。

Voltage	MIN	MAX	UNIT
IN, PG, EN, CP_EN	-0.3	6.5	V
OUT	-0.3	V_IN + 0.3 (2)
PG (sink current into the device)		5	mA
Operating junction, TJ	-40	150	°C
Storage, T_stg	-55	150	°C

Operation outside the Absolute Maximum Ratings may cause permanent device damage.
绝对最大额定值（Absolute Maximum Ratings）是一个极限边界。一旦超过这个边界，即便是瞬间的（例如一个电压尖峰），都可能立即且永久性地损坏芯片。这个区域是禁止操作区。

Absolute Maximum Ratings do not imply functional operation of the device at these or any other conditions beyond those listed under Recommended Operating Conditions
即使你在绝对最大额定值的范围内（但没有在推荐工作条件范围内）使用芯片，芯片也不保证能正常工作。例如，你给芯片施加了5.5V的电压（在绝对最大值6.5V以内），但芯片可能根本无法输出正确的电压，或者逻辑控制功能紊乱。绝对最大值只关乎“生存”，不关乎“性能”。

If used outside the Recommended Operating Conditions but within the Absolute Maximum Ratings, the device may not be fully functional, and this may affect device reliability, functionality, performance, and shorten the device lifetime
这进一步阐述了上一句话。在“绝对最大值”和“推荐工作条件”之间的区域，是一个不推荐、有风险的操作区。
可能不完全功能正常: 芯片可能部分功能失常。
影响可靠性、性能和使用寿命: 即使芯片看似还能工作，但这种“压力”状态会加速其老化，导致提前失效。长期在此区域工作会缩短芯片寿命

Parameter	MIN	MAX	UNIT	解释
IN, PG, EN, CP_EN	-0.3	6.5	V	这些引脚对GND的电压绝对不能低于-0.3V或高于6.5V，否则会永久损坏。
OUT	-0.3	V_IN + 0.3 (2)	V	这是关键！ OUT引脚的电压有特殊限制。
PG (sink current)		5	mA	从PG引脚流入芯片的电流绝对不能超过5mA（例如上拉电阻太小导致），否则会烧坏内部电路。
Storage, T_stg	-55	150	°C	芯片在未上电状态下，存储环境的温度不能超出此范围，否则会损坏。

The absolute maximum rating is VIN + 0.3 V or 6.0 V, whichever is smaller
这个注释专门用于解释OUT引脚的最大电压限制。它定义了两个上限，并取其中更小的那个作为实际不能超过的绝对最大值。

举例说明：

当 VIN = 3.3V 时:

计算值1: VIN + 0.3V = 3.3V + 0.3V = 3.6V
计算值2: 6.0V
取较小者: 3.6V
结论: 当输入电压为3.3V时，OUT引脚上的电压绝对绝对不能超过3.6V。即使你有一个4V的电压源不小心接到了OUT脚，也会立刻损坏芯片。
当 VIN = 5.8V 时:

计算值1: VIN + 0.3V = 5.8V + 0.3V = 6.1V
计算值2: 6.0V
取较小者: 6.0V
结论: 当输入电压为5.8V时，OUT引脚上的电压绝对绝对不能超过6.0V。

绝对最大额定值 (Absolute Maximum Ratings): 是生死线。超过则永久损坏。设计时必须保证任何情况（包括瞬态）都不超过。
推荐工作条件 (Recommended Operating Conditions): 是舒适区。只有在此区域内，芯片才能保证数据手册里承诺的所有性能指标，并且具有预期的可靠性寿命。
OUT引脚电压限制: 是一个动态值，它取决于当前的输入电压(VIN)，必须同时满足 VOUT ≤ VIN + 0.3V 和 VOUT ≤ 6.0V 这两个条件，且以更严格的为准。这通常在电源路径中有外部电压源（例如电池）或热插拔场合需要特别注意。

Recommended Operating Conditions

VIN	Input supply voltage range	MIN	0.7	TYP	-	MAX	6	UNIT	V
VREF	Reference voltage range	MIN	0.5	TYP	-	MAX	5.3	UNIT	V
VOUT	Output voltage range	MIN	0.5	TYP	-	MAX	5.2	UNIT	V
VBIAS	Bias voltage range	MIN	3	TYP	-	MAX	11	UNIT	V
IOUT	Output current	MIN	0	TYP	-	MAX	5	UNIT	A
CIN	Input capacitor	MIN	4.7	TYP	10	MAX	1000	UNIT	µF
COUT	Output capacitor (1)	MIN	22	TYP	22	MAX	3000	UNIT	µF
ZOUT_ESL	Total impedance ESL	MIN	0.2	TYP	-	MAX	1	UNIT	nH
CBIAS	Bias pin capacitor	MIN	0	TYP	1	MAX	100	UNIT	µF
CNR/SS	Noise-reduction capacitor	MIN	0.1	TYP	4.7	MAX	10	UNIT	µF
RPG	Power-good pull-up resistance	MIN	10	TYP	-	MAX	100	UNIT	kΩ
TJ	Junction temperature	MIN	-40	TYP	-	MAX	125	UNIT	°C

Effective output capacitance of 15 µF minimum required for stability

核心概念：UVLO (Undervoltage Lockout) - 欠压锁定

UVLO 是一种保护功能，它像一个电源的“守门员”。它的作用是：
监测：持续监测芯片的输入电源电压（通常是 VIN 引脚）。
判断：当输入电压低于一个特定的阈值（UVLO阈值）时，它判断电源电压“不足”或“欠压”。
动作：立即关闭芯片的输出（使能功率开关管），并将芯片置于一种低功耗的锁定（Lockout）或关机状态。
恢复：只有当输入电压回升到高于另一个稍高的阈值（UVLO释放阈值，通常带有迟滞）时，芯片才会解除锁定，重新尝试正常启动。

UVLO的主要目的：
防止误操作和损坏：在电压不足的情况下，芯片内部的电路（如功率MOSFET、误差放大器）可能无法正常工作，导致系统行为不可预测、效率极低或甚至发生损坏（如“直通”现象）。
确保系统可靠性：确保芯片只在供电电压足够、能够可靠工作的条件下才运行。

关键修饰语：“with BIAS”
“with BIAS” 这个修饰语指明了这个UVLO功能的工作机理和供电来源。这是理解其特殊性的关键。

BIAS 指的是芯片的一个独立供电引脚（通常称为 BIAS、VDD 或 VCC），它为芯片内部的模拟核心电路（如基准电压源、误差放大器、振荡器、逻辑控制电路等）提供高质量的电源。
“UVLO with BIAS” 意味着：这个欠压锁定电路的自身工作需要由BIAS电压来供电和维持，而不是直接由它正在监测的主输入电压（VIN）来供电。
这样设计的好处：

更高的精度和稳定性：BIAS电压通常更干净、更稳定。由BIAS供电的UVLO电路本身工作更可靠，其开启/关断阈值非常精确，不易受主输入电压（VIN）上的噪声和波动影响。
更低的UVLO阈值：由于UVLO电路由独立的BIAS供电，它可以在主输入电压VIN降得非常低时仍然保持有效工作，从而实现更低的欠压锁定阈值。这对于需要充分利用电池电量（工作到很低电压）的应用至关重要。
功能独立性：即使主输入VIN跌至0V，只要BIAS引脚有电，UVLO监控功能可能依然有效。

工作流程示例
初始状态：VIN和BIAS都为0V。芯片完全关闭。
VIN上电：VIN电压开始上升。
BIAS电源建立：
如果芯片有内部电荷泵，它会利用VIN产生BIAS电压。
或者，由一个外部电源为BIAS引脚供电。
UVLO电路激活：一旦BIAS电压达到其正常工作范围，由BIAS供电的UVLO电路开始工作，并开始监测VIN电压。
判断与动作：
如果此时VIN仍然低于UVLO开启阈值（例如 2.95V），UVLO电路会阻止芯片开启，保持关闭状态。
只有当VIN高于UVLO开启阈值后，UVLO才“放行”，允许芯片开始软启动等正常操作。
运行中保护：在芯片正常运行后，如果VIN因故跌落并低于UVLO关断阈值（例如 2.8V），UVLO电路会立即动作，强制关闭芯片输出，实施保护。

Electrical Characteristics

over operating temperature range (TJ = –40 °C to +125 °C), VIN(NOM) = VOUT(NOM) + 0.4 V, VCP_EN = 1.8 V, VBIAS = 0 V, IOUT =
0 A, VEN = 1.8 V, CIN = 10 µF, COUT = 22 μF, CBIAS = 0 nF, CNR/SS = 100 nF, SNS pin shorted to OUT pin, and PG pin pulled
up to VIN with 100 kΩ (unless otherwise noted); typical values are at TJ = 25°C
这段描述定义了一个典型的测试场景：芯片在宽温度范围内工作，使用内部电荷泵（因为VBIAS=0V），并为其设定了确保稳定运行所需的最小输入输出电压差。这使得设计者可以确信，只要满足这些条件，芯片的性能就会符合数据手册的承诺

芯片允许在电荷泵使能时仍能通过BIAS引脚输入外部偏置电压，主要是基于设计灵活性和性能优化的考虑。这种设计提供了多种工作模式的选择，以满足不同应用场景的需求[1][5]。

主要原因包括：
性能优化选择

外部BIAS电压通常来自更干净、更稳定的电源（如系统的主电源轨），使用外部BIAS可以获得更高的电源抑制比（PSRR）和更低的输出噪声。
虽然内部电荷泵已使能，但设计上允许用户选择使用质量更高的外部BIAS电源来进一步提升芯片性能[2][5]。
系统设计灵活性

在某些系统中，可能已经存在一个合适的外部偏置电压。此设计允许复用这个现有的电源，从而避免内部电荷泵不必要的开关操作，有助于提高整体系统效率并减少潜在的开关噪声。
内部电路的智能管理与隔离

芯片内部极有可能设计了智能电源路径管理电路（如二极管-OR逻辑或优先级开关）。
当检测到有效的外部BIAS电压（例如在3V至11V的规格范围内）时，该管理电路可以自动优先使用外部BIAS，并可能部分或全部禁用内部电荷泵的相关功能，从而避免冲突并确保内部电路由最优的电源供电。
扩展工作电压范围

内部电荷泵的升压能力受限于输入电压（VIN）。在某些低压输入条件下，电荷泵产生的偏置电压可能不够理想。
提供一个外部BIAS接口允许芯片在更宽的输入电压范围内工作，或者在其偏置轨上获得一个更高的电压，这有助于进一步降低压差（Dropout Voltage），提升带载能力。
总结
这种设计体现了一种“自动择优”或“用户可配置”的理念。它赋予了开发者更大的灵活性：

在注重成本和简洁性的应用中，可以不接外部BIAS，完全依赖内部电荷泵。
在追求极致性能（如高精度模拟电路供电）的应用中，则可以接入一个更优质的外部BIAS电源，此时内部电荷泵虽使能但被智能管理电路旁路或辅助使用，从而同时获得便利性和高性能。
本质上，这是一种通过芯片设计来增加系统级应用灵活性和优化性能的策略。

核心参数解析

• 输入欠压锁定（UVLO）相关参数

  • VUVLO(IN)：输入电压欠压锁定阈值

    with BIAS模式：当使用外部BIAS电源时（VBIAS = 3-11 V）
    VCP_EN = 1.8 V时：阈值为0.67-0.7 V
    VCP_EN = 0 V时：阈值为VOUT + 3.2 V ≤ VBIAS ≤ 11 V
    without BIAS模式：无外部BIAS时阈值为1.07-1.1 V[1][2]

  • VHYS(UVLO_IN)：UVLO迟滞电压

    在所有测试条件下均为50 mV，确保稳定的开关阈值[1]

• BIAS电源相关UVLO参数

  VUVLO(BIAS)：BIAS电压欠压锁定阈值
  相对于VREF的阈值：2.1-2.95 V（CP禁用时），另有迟滞240mV
  使用CP时的阈值：2.8-2.95 V，另有迟滞115mV

  使用VREF的意义
  提供精确的比较基准
  VREF 是芯片内部产生的的一个高精度、温度稳定的电压基准。UVLO电路本质上是一个比较器，它将实时监测到的BIAS引脚电压与一个设定的阈值进行比较。这个阈值正是基于VREF计算得出的（例如，可能是VREF的某个倍数或叠加值）。VREF的精度直接决定了UVLO动作点的精度和可预测性[1]。

  实现与系统电压的跟踪
  您提供的条件 1.4 V ≤ VREF ≤ 5.2 V 表明，此VREF是可变的，它很可能与芯片的输出电压 (VOUT) 或其它系统电压成比例。这使得UVLO阈值能够动态地随系统工作电压的变化而变化。

  好处：这种设计确保了保护机制与系统的实际工作状态相匹配。无论系统工作在较高的电压还是较低的电压，UVLO都能提供一个相对稳定的保护门槛（例如，始终在VREF的2.1到2.95倍之间），从而优化性能并避免在低压运行时过早触发保护。
  保证保护的可靠性
  使用独立的VREF作为基准，而不是直接使用BIAS或VIN等电源网络上的电压，可以避免噪声干扰和电压波动导致的误触发。VREF通常非常干净和稳定，因此以此为准的比较结果更加可靠

• I_NR/SS这是芯片软启动（Soft-Start） 功能的充电电流参数，它定义了芯片启动时输出电压的上升斜率。

  具体来说：
  NR/SS 引脚功能：
  NR/SS 引脚通常是 Noise Reduction / Soft-Start 的缩写。在此上下文中，其主要功能是控制软启动。用户需要在该引脚与地（GND）之间连接一个外部电容 (CNR/SS)。

  INR/SS 参数含义：
  INR/SS 是指芯片内部连接至 NR/SS 引脚的恒流源电流值，其大小为 0.2 mA。这个电流源用于给外部软启动电容充电。

  工作原理（如何控制启动）：
  当芯片使能开始工作时，内部这个 0.2 mA 的恒流源开始给外接的软启动电容充电。
  电容上的电压线性上升，公式为 V = (I × t) / C。
  该引脚上的电压直接或间接地控制着内部误差基准的电压爬升上限，从而迫使输出电压 VOUT 跟随着这个缓慢上升的基准电压，也平缓地线性上升，而不是瞬间开启。

  测试条件解读：
  VNR/SS = GND：这表示该电流值是在将 NR/SS 引脚强制短接到地的条件下测得的。这是一种测试内部电流源能力的标准方法。
  VIN = 1.1 V：指明了测量该参数时芯片的输入电压条件。

  设计意义：
  这个 0.2 mA 的电流值是一个关键参数，它与用户外部选择的软启动电容值 (CNR/SS) 共同决定了系统的启动时间。根据公式 t = (V × C) / I，要达到特定的启动时间，工程师可以根据这个恒流值来计算出所需电容的大小[1]。
  

详细叙述

The current reference is controlled by the REF pin. This pin sets the output voltage with a single resistor.
The NR/SS pin sets the start-up time, and filters the noise generated by the reference and external set resistor.
The unity-gain LDO buffer controls the output voltage. The low noise does not increase with output voltage and provides wideband PSRR. As such, the SNS pin is only used for remote sensing of the load.

The low-noise current reference, 50 μA typical, is used in conjunction with an external resistor (RREF) to set the output voltage. This process allows the output voltage range to be set from 0.5 V to 5.2 V. To achieve its low noise and allow for a soft-start inrush, an external capacitor, CNR/SS (typically 4.7 μF), is placed on the NR/SS pin. When start-up is completed and the switch between REF and NR/SS is closed, the CNR/SS capacitor is in parallel with the RREF resistor attenuating the band-gap noise. The RREF resistor sets the output voltage.
This unity-gain LDO provides ultra-high PSRR over a wide frequency range without compromising load and line transients.
侧注 1：输出电压设置

功能：芯片的基准电流源（~50 μA）通过 REF 引脚流向外部电阻 RREF，由此产生的压差用于设定输出电压。这是一种高精度的设置方式。
设计考量：RREF 的阻值选择直接决定了输出电压（Vout = Iref × Rref），需选用低温度系数的精密电阻以保证输出电压的准确性和稳定性[2]。
侧注 2：低噪声与软启动实现

双功能引脚：NR/SS 引脚是一个多功能引脚，其连接的外部电容 CNR/SS 同时负责抑制噪声和控制软启动时间。
工作原理：启动时，该电容通过内部电路充电，其电压斜坡决定了输出电压的上升速率，实现软启动，有效抑制浪涌电流。启动完成后，该电容作为滤波器，与 RREF 并联，滤除基准源带来的低频噪声。
侧注 3：超高性能缓冲器

架构优势：采用单位增益（Unity-Gain）的 LDO 缓冲器架构。其核心优势在于极低的输出噪声不会随输出电压的升高而增加，这与传统电阻分压型架构截然不同。
性能表现：此架构能够在极宽的频带内提供卓越的电源抑制比（PSRR），意味着能有效滤除来自输入电源（VIN）的噪声，同时兼具优异的负载瞬态和线性瞬态响应性能。
侧注 4：远程传感功能

目的：SNS（Sense）引脚专用于远程传感。将其直接连接至负载端，可以补偿PCB走线或电缆上的电压降。
结果：确保负载两端获得精确稳定的电压，而非仅仅是芯片输出引脚上的电压，从而提升整个系统的电压调节精度[2]。

The EN pin sets the precision enable feature; a resistor divider on this pin selects the optimal input voltage at
which the device starts. There are three independent undervoltage lockout (UVLO) voltages in this device: the internal fixed UVLO thresholds for the IN and BIAS rails, and the externally adjustable UVLO threshold using the EN pin.

The CP_EN pin enables or disables the internal charge pump. The TPS7A57 does not allow operation below
1.1 V without a BIAS rail. If the charge pump is disabled, a minimum operating headroom between OUT and
BIAS is required.
侧注 1：精密使能与可调UVLO

功能：EN 引脚并非简单的数字开关，而是支持精密使能功能。通过在该引脚上配置一个外部分压电阻网络，可以精确地设定芯片开启所需的输入电压 (VIN) 阈值。
设计价值：这允许系统设计者根据实际应用需求（如多电源轨时序控制、避免电池深度放电）来自定义芯片的开启电压点，实现了高度的设计灵活性[2][3]。
侧注 2：三重UVLO保护机制

架构：芯片内部集成了三路独立的欠压锁定(UVLO) 保护电路，分别监控不同的电源轨：
IN 引脚电源：具有固定的UVLO阈值。
BIAS 引脚电源：具有固定的UVLO阈值。
EN 引脚设置的输入电源：UVLO阈值可通过外部电阻分压网络灵活调整。
优势：这种多路监测架构确保了芯片仅在所有关键电源电压都达到安全可靠的工作范围后才会启动或维持运行，极大地增强了系统的鲁棒性和可靠性[2]。
侧注 3：电荷泵的工作模式选择与约束

控制：CP_EN 引脚用于使能或禁用内部的电荷泵。这为用户提供了两种工作模式选择：
启用CP：利用芯片内部产生的偏置电压，简化设计。
禁用CP：依赖外部提供的 BIAS 电源，通常可获得更佳性能。
重要约束：
当没有外部BIAS电源（VBIAS = 0 V）时，芯片必须启用内部电荷泵且输入电压 (VIN) 必须不低于 1.1 V，否则无法工作。
当禁用内部电荷泵时，BIAS 电压必须始终高于输出电压 (VOUT) 一个特定的最小值（即满足 VBIAS > VOUT + Vheadroom），以为内部电路提供足够的驱动裕量。

内部功能块框图（Functional Diagram）

The PG pin is an output indicating if the LDO is ready to provide power. This pin is implemented using an
open-drain architecture. During the start-up phase, the PG voltage threshold is set by the REF voltage when the fast soft-start is ongoing and is set by the NR/SS voltage when the fast soft-start is completed and the switch between REF and NR/SS is closed.
As shown in the Functional Block Diagram, the PG pin is implemented by comparing the SNS pin voltage to an internal reference voltage and, as such, is considered a voltage indicator reflecting the output voltage status.

阶段一：快速软启动期间（Fast Soft-Start Ongoing）
阈值基准：PG的比较器使用REF引脚上的电压（VREF） 作为判断基准。
目的：在启动初期，输出电压（VOUT）正在从0V爬升。此时以VREF为基准，可以更早、更快地判断出输出是否在沿着预期的轨迹上升，可能与内部软启动曲线相配合，实现快速但受控的启动序列。

阶段二：软启动完成后（Fast Soft-Start Completed）
阈值基准：当软启动完成、内部连接REF与NR/SS的开关闭合后，PG的比较器基准会切换为NR/SS引脚上的电压。
目的：启动完成后，NR/SS引脚上的电压趋于稳定，且其电压值与最终的输出电压设定值直接相关。此时使用它作为基准，可以使PG的检测阈值精准地对齐到最终输出电压的正常工作范围，从而提供最准确的状态指示。

主动放电

To quickly discharge internal nodes, the device incorporates two internal pulldown metal-oxide semiconductor
field effect transistors (MOSFETs). The first pulldown MOSFET connects a resistor (RDIS) from OUT to ground
when the device is disabled to actively discharge the output capacitor. The second pulldown MOSFET connects
a resistor from NR/SS (RNR/SS_DIS) to ground when the device is disabled and discharges the NR/SS capacitor.
Both pulldown MOSFETs are activated by any of the following events:
• Driving the EN pin below the VEN(LOW) threshold
• The IN pin voltage falling below the undervoltage lockout VUVLO(IN) threshold
• The BIAS pin voltage falling below the undervoltage lockout VUVLO(BIAS) threshold
该芯片的内部放电机制会在以下任一条件触发时立即激活，同时放电OUT和NR/SS节点：

手动禁用：当 EN引脚 被外部控制电路驱动至低电平（低于其 $V_{EN(LOW)}$ 阈值）时[1][2]。

输入电源故障：当 IN引脚 的输入电压跌落至其欠压锁定（UVLO）阈值 $V_{UVLO(IN)}$ 以下时[1][2]。

偏置电源故障：当 BIAS引脚 的偏置电压跌落至其欠压锁定（UVLO）阈值 $V_{UVLO(BIAS)}$ 以下时[1][2]。

总结来说，无论是通过外部信号主动禁用芯片，还是因为主输入电源（IN）或偏置电源（BIAS）出现故障而导致的意外关闭，该机制都会确保输出（OUT）和软启动（NR/SS）电容被快速放电，从而使系统迅速、安全地进入已知的关断状态，并为下一次干净利落的启动做好准备

A brownout event on BIAS during a low-input, low-output (LILO) operation (< 1.1 VIN) can result in
incomplete CNR/SS discharge. Consider the time constant on both the NR/SS and OUT pins for a
proper system shutdown procedure.

Brownout 的含义
Brownout（降压，或称“掉电”）是指电源电压发生短暂的、大幅度的下降，但并未完全中断（完全中断称为Blackout，断电）。它不同于持续的欠压，而是一种瞬态事件，通常由电网波动、大功率设备突然启动或电源本身的不稳定因素引起。

在芯片应用背景下，a brownout event on BIAS 特指为芯片内部电路供电的 BIAS 偏置电压发生了这种短暂的、严重的电压跌落[1][2]。

关键信息叙述
这段内容描述了一个非常特定且严峻的故障场景及其后果，并向系统设计者提出了重要的设计考量。

故障场景：当芯片工作在 “低输入、低输出”（LILO）模式（即输入电压 VIN 和输出电压 VOUT 均低于 1.1 V）时，BIAS 偏置电源上发生了一次严重的电压跌落（Brownout）[1][2]。

直接后果：上述故障会导致连接到 NR/SS 引脚的软启动电容 (CNR/SS) 放电不彻底。这是因为在极低电压下，芯片内部的放电电路可能无法获得足够的能量来完全泄放电容上的电荷[1][2]。

对系统的影响：放电不彻底意味着电容上仍有残余电荷。如果系统在此之后尝试快速重新启动，这个残余电压会导致软启动时序异常，可能引发输出电压波形失真、启动电流（Inrush Current）过大或其他不可预测的行为，从而影响整个系统的稳定性和可靠性[1][2]。

给设计者的建议：芯片厂商因此强烈建议系统设计者必须仔细计算 NR/SS 和 OUT 引脚上的放电时间常数（τ = R × C），并据此设计一个足够长的、可靠的系统关机时序，以确保在任何异常情况下，这两个引脚上的电容都能被完全放电，为下一次干净利落的启动做好准备。

电容值的选取是否会导致放电不彻底？
是的，电容值的选取是导致放电是否彻底的核心因素之一。

时间常数（τ）：放电速度由放电回路的时间常数决定，公式为 τ = R × C。其中 R 是放电回路的等效电阻（如芯片内部的放电MOSFET的导通电阻 RDIS 或 RNR/SS_DIS），C 是电容值（COUT 或 CNR/SS）。
电容值（C）的影响：在放电电阻 R 固定不变的情况下，电容值 C 越大，时间常数 τ 就越大，所需的放电时间就越长。
与关机时间的关系：如果系统设计的关机复位时间（或电源保持时间）短于 由电容值计算得出的完整放电所需时间（通常需要3τ_{5τ才能放电至}95%~99%），那么就会发生放电不彻底的情况。
因此，在选择 CNR/SS 和 COUT 的容值时，不仅要满足软启动时间和输出纹波的要求，还必须考虑在最坏情况下的放电时间，以确保系统能可靠关机。[1][2]

总结
这段内容警告设计者：在特定的低压工作模式下，BIAS电源的瞬时故障可能导致内部电容放电不完全。为防止由此引起的系统重启异常，必须根据使用的外部电容值，精心计算并确保系统提供足够长的关机放电时间。这是保证产品鲁棒性（Robustness）的一个关键设计考量[1][2]。

Thermal Shutdown Protection

A thermal shutdown protection circuit disables the LDO when the pass transistor junction temperature (TJ )
rises to TSD(shutdown) (typical). Thermal shutdown hysteresis assures that the device resets (turns on) when the temperature falls to TSD(shutdown) (typical). The thermal time constant of the semiconductor die is fairly short, thus the device may cycle off and on when thermal shutdown is reached until power dissipation is reduced. Power dissipation during start up can be high from large VIN – VOUT voltage drops across the device or from high inrush currents charging large output capacitors. Under some conditions, the thermal shutdown protection disables the device before start up completes. For reliable operation, limit the junction temperature to the maximum listed in the Electrical Characteristics table. Operation above this maximum temperature causes the device to exceed its operational specifications. Although the internal protection circuitry of the device is designed to protect against thermal overload conditions, this circuitry is not intended to replace proper heat sinking. Continuously running the device into thermal shutdown or above the maximum recommended junction temperature reduces long-term reliability.

具有温度保护，到温自动关停
在温度点附近可能反复关停（较小的时间常数）
上电时VIN和VOUT差距较大，热量耗散较多
实际使用需考虑散热
超温使用易降低可靠性

简化模型图

The simplified regulation circuit is shown in Figure 7-1, in which the input signal (VREF) is generated by the
internal current source (IREF) and the external resistor (RREF). The LDO output voltage is programmed by the VREF voltage because the error amplifier is always operating in unity-gain configuration. The VREF reference voltage is generated by an internal low-noise current source driving the RREF resistor and is designed to have very low bandwidth at the input to the error amplifier through the use of a low-pass filter (CNR/SS || RREF).
The unity-gain configuration is achieved by connecting SNS to OUT. Minimize trace inductance on the output
and connect COUT as close to the output as possible.

该模型描述了一种高精度、低噪声的线性稳压器（LDO）架构，其核心原理是通过一个单位增益缓冲器（Unity-Gain Buffer） 将内部产生的精密参考电压（VREF）直接输出。以下是其工作原理的分解：

简化模型原理详解

1. 参考电压（VREF）的产生

原理：芯片内部一个高精度、低噪声的恒流源（IREF） 流过一颗外部的精密电阻（RREF）。
过程：根据欧姆定律 V = I × R，在该电阻上产生一个精确的电压降，这个电压就是参考电压 VREF。
公式：VREF = IREF × RREF
意义：通过选择不同阻值的RREF，可以灵活地设定VREF的值，从而最终设定LDO的输出电压。这是输出电压的“编程”方式[1]。
2. 低通滤波与噪声抑制

原理：在NR/SS引脚连接的外部电容（CNR/SS）与电阻RREF形成了一个低通滤波器（RC Filter），其截止频率非常低。
过程：这个滤波器将滤除来自内部带隙基准源和外部电阻的低频噪声，从而得到一个极其“干净”的VREF电压。
双重功能：该电容（CNR/SS）还负责控制软启动（Soft-Start）的斜率，实现“一物多用”[1]。
3. 单位增益缓冲输出

原理：误差放大器被配置为单位增益缓冲器（因为SNS引脚直接连接到OUT引脚）。这种配置下，放大器的输出电压严格等于其输入电压，即 VOUT = VREF。
过程：洁净的VREF电压作为输入信号，被送入单位增益缓冲器。缓冲器具备强大的带载能力，能够驱动输出电流，同时将输出电压VOUT维持在几乎等于VREF的精确值。
优势：
高精度：VOUT直接由高精度的VREF决定。
低噪声：输出噪声水平不依赖于输出电压的设定值（与传统的电阻分压反馈式LDO相比，优势明显）。
高电源抑制比（PSRR）：此架构能在很宽的频率范围内有效抑制输入电源（VIN）上的噪声[1]。
4. 布局要求的重要性
Minimize trace inductance on the output：必须最小化输出路径上的寄生电感。因为寄生电感与输出电容会形成LC谐振电路，可能导致系统不稳定、产生振荡或过大的电压尖峰。
connect COUT as close to the output as possible：将输出电容（COUT）尽可能靠近芯片的OUT和GND引脚布局。这是为了：
提供低阻抗回路，抑制输出噪声。
补偿环路相位，确保系统稳定性。
优化负载瞬态响应。

设定：用一颗外部电阻（RREF）精确“编程”输出电压。
净化：用一颗外部电容（CNR/SS）滤除噪声并控制启动。
输出：通过一个单位增益缓冲器将洁净的参考电压高保真地输出。
稳定：通过严谨的PCB布局（短而粗的走线、靠近放置COUT）来保证整体电路的稳定性和性能。
最终实现了一个超低噪声、超高PSRR、高精度可调的电压稳压器

正常控制点（Nominal）

The device regulates to the nominal output voltage when the following conditions are met:
• The input voltage is greater than the nominal output voltage plus the dropout voltage (VOUT(nom) + VDO)
• The bias voltage is greater than the nominal output voltage plus the OUT-to-BIAS dropout voltage (VOUT(nom) + VDO(BIAS)) if the charge pump is disabled or if the input voltage is less than 1.1 V
• The output current is less than the current limit (IOUT < ILIM)
• The device junction temperature is less than the thermal shutdown temperature (TJ < TSD(shutdown))
• The voltage on the EN pin has previously exceeded the VIH(EN) threshold voltage and has not yet decreased to less than the enable falling threshold
芯片正常工作的核心控制点可概括为以下五个必须同时满足的条件：

输入电压要求：输入电压（VIN）必须高于 额定输出电压与压降电压之和（VOUT(nom) + VDO），这是LDO能进行线性稳压的最基本条件

偏置电压要求：偏置电压（VBIAS）必须高于 额定输出电压与BIAS轨特有压降之和（VOUT(nom) + VDO(BIAS)）。此条件在电荷泵被禁用 或输入电压低于1.1 V 时尤其关键，旨在确保内部电路获得足够的驱动电压

负载电流要求：输出电流（IOUT）必须小于 芯片的电流限制（ILIM），以防止过流损坏并确保正常运行

结温要求：芯片结温（TJ）必须低于 热关断温度（TSD(shutdown)），这是防止器件因过热而损坏的最后一道防线

使能信号要求：使能引脚（EN）的电平必须曾高于 开启阈值（VIH(EN)）且未跌落至 关闭阈值以下，即需要一个有效的使能信号来启动和维持芯片工作

只有当上述所有条件均得到满足时，芯片才能将输出电压稳定调节至额定值。这些条件共同构成了芯片的安全工作区（SOA），确保了其稳定性和可靠性

跌落电压

If the input voltage is lower than the nominal output voltage plus the specified dropout voltage, but all other
conditions are met for normal operation, the device operates in dropout mode. In this mode, the output voltage tracks the input voltage. In dropout operation, the transient performance is significantly degraded because the pass transistor is in the ohmic or triode region, and acts as a switch. Line or load transients in dropout can result in large output voltage deviations.

Note
Unlike traditional n-type field effect transistor (NMOS) LDOs with two supply rails, BIAS and IN, the
TPS7A57 cannot enter an OUT-to-BIAS dropout mode. If the charge pump is disabled, a minimum
UVLO (BIAS) voltage above the REF voltage must be maintained. If the charge pump is enabled,
and if the IN voltage is less than 1.1 V, a voltage greater than or equal to the 3-V BIAS rail must be
present. If the charge pump is enabled and the IN voltage is greater than or equal to 1.1 V, a BIAS rail
is not required.

芯片的Dropout（压差）模式是指当输入电压（VIN）低于额定输出电压加上最小所需压差（即 VIN < VOUT(nom) + VDO）时的工作状态。在此模式下：

工作特性：输出电压无法再被稳定调节，转而跟随输入电压变化（减去一个很小的压降）。此时，内部的调整管（Pass Transistor）进入欧姆区/三极管区（线性电阻区），失去线性放大作用，其行为更像一个电阻开关，导致环路增益急剧下降[1][3]。

性能影响：瞬态性能显著恶化。由于环路失去调节能力，无论是输入电压的波动（Line Transient）还是负载电流的变化（Load Transient），都会引起巨大的输出电压偏差，系统稳定性无法保证[1][3]。

重要区别（与传统NMOS LDO相比）：该芯片不存在所谓的“OUT-to-BIAS dropout”模式。其工作与否严格依赖于BIAS电压是否满足绝对条件：

电荷泵禁用时：必须确保BIAS电压高于UVLO(BIAS)阈值（该阈值基于VREF）。
电荷泵启用时：若输入电压 VIN < 1.1 V，则必须提供 ≥ 3 V 的BIAS电压；若 VIN ≥ 1.1 V，则可不依赖外部BIAS电压[2][3]。
总结：Dropout模式是一种非正常的、性能严重劣化的工况。设计时应尽量避免芯片进入或长时间工作于此模式。与传统LDO相比，该芯片对BIAS电压的依赖使其dropout行为更具约束性，BIAS电压的满足与否直接决定了芯片能否运行，而非仅仅是性能好坏的问题

关断

The output can be shutdown by forcing the voltage of the EN pin to less than the VIH(EN) threshold (see the
Electrical Characteristics table). When disabled, the pass transistor is turned off, internal circuits are shutdown, and both the NR/SS pin and OUT pin voltages are actively discharged to ground by internal discharge circuits to ground when the IN pin voltage is higher than or equal to a diode-drop voltage

EN脚决定
所有电路关断，内部强制放电（只要高于二极管压降）

使能端的电压

$$V_{\text{ON}}=V_{\text{OFF}}\times \left[\frac{V_{\text{IH(EN)}}+V_{\text{HYS(EN)}}}{V_{\text{EN}}}\right]$$$$R_{\text{TOP}}=R_{\text{BOTTOM}}\times \left(\frac{V_{\text{OFF}}}{V_{\text{IH(EN)}}}-1\right)$$
此处公式1似乎有误，应为：
$$V_{\text{ON}}=V_{\text{OFF}}\times \left[\frac{V_{\text{IH(EN)}}+V_{\text{HYS(EN)}}}{V_{\text{IH(EN)}}}\right]$$
EN引脚对GND的电压绝对不能低于-0.3V或高于6.5V，否则会永久损坏
Zener Diode在该脚与地之间

UVLO

电容

输入电容≥10μF
输出电容≥22μF
陶瓷电容
紧邻引脚放置
Ceramic capacitors that employ X7R-, X5R-, and COG-rated dielectric materials provide relatively good capacitive stability across temperature. The use of Y5V-rated capacitors is discouraged because of large variations in capacitance.
实际使用需要考虑容值下降50%

NR/SS

开始时SS_Ctrl断开，Iss（约200μA）给C NR/SS充电，冲到97%的VRef，然后Iss关闭，SS_Ctrl开关闭合，剩余量由Iref充满
$$\text{Soft-start time}(t_{\text{SS}})=\frac{(V_{\text{OUT(target)}}\times C_{\text{NR/SS}})}{I_{\text{SS}}}$$$$f_{\text{cutoff}}=\frac{1}{2\times \pi \times R_{\text{REF}}\times C_{\text{NR/SS}}}$$
大电容降低输出噪声，对噪声要求严格的场合建议使用4.7μF