AI芯片的本质是什么？从计算图到物理执行单元的结构映射

CSDN观熵

1290人浏览 · 2025-06-06 15:45:00

CSDN观熵 · 2025-06-06 15:45:00 发布

AI芯片的本质是什么？从计算图到物理执行单元的结构映射

关键词

AI芯片、计算图执行模型、张量计算阵列、MAC单元、调度控制器、编译中间表示、模型结构映射、硬件抽象、系统级算力架构

摘要

AI芯片不是一种简单的加速器，而是面向神经网络结构重构出的系统级执行平台。本篇文章将回到AI芯片设计的原点，从计算图的结构与调度依赖出发，系统拆解AI模型如何转译为芯片中的物理执行路径。文章深入分析张量运算的硬件结构映射、MAC阵列的组织形式、调度控制器的图编排逻辑与缓存访问路径的优化策略，并讨论为什么AI芯片的核心设计哲学是“贴着模型图走”。通过构建完整的数据-结构-执行映射链条，为后续所有AI芯片工程部署内容建立结构化技术底座。

AI芯片的设计起点，并非简单的“算得快”或“更便宜”，而是来自于现代深度神经网络模型在执行过程中所暴露出的典型计算结构缺陷与资源瓶颈。理解这一点，首先要明确：AI模型的执行特征，与传统通用程序有本质不同。

1.1 神经网络的核心计算模式

以目前主流的深度神经网络（DNN）架构为例，尤其是 Transformer 模型，其推理过程中约有 90% 的计算资源消耗集中在以下几类运算：

大规模矩阵乘法（GEMM）：出现在全连接层、注意力机制、embedding 层；
逐元素运算（Element-wise Ops）：如激活函数、加法、归一化；
卷积计算（Conv2D）：在 CNN 任务中仍是主力结构；
广播与数据变形（Reshape/Permute）：在多头注意力与通道混合层频繁出现。

这些运算具有高度的数据并行性、结构稳定性，以及对访存带宽的强依赖。其运算模式可以抽象为：大规模张量数据流通过一张计算图依次被变换与转移，最终生成预测输出。

换言之，DNN 并不是一段复杂分支控制的程序，而是一条结构清晰、数据密集、重复度极高的计算流水线。

1.2 通用处理器架构的局限

传统CPU和GPU从架构上看，设计目标是高通用性、高灵活性与强控制能力，适合处理复杂指令流与任务调度，而不擅长大规模重复计算。

具体问题体现在：

指令开销大：每一步操作都需要调度、译码、执行，不能形成硬连线流水；
缓存结构为通用负载设计，不适合大规模张量局部重复数据的驻留管理；
多线程切换频繁，反而在AI中造成资源空转；
能效比低，尤其在需要长时间持续执行单一模型的场景中表现不佳。

因此，GPU虽然可用于AI加速，但它并未为“模型结构的硬件映射”设计，而只是暂时能用。AI芯片的提出，正是为了将模型结构与硬件路径做直接耦合设计，从而绕开传统架构带来的系统瓶颈。

1.3 张量、图、数据流：AI芯片要解决的核心问题

AI芯片的设计目标是：将模型的计算图结构，尽可能无损地转译为一个由张量驱动的数据流物理执行路径。

这条路径要满足三个基本条件：

算子可映射性
所有模型中的基础算子（如 MatMul、ReLU、LayerNorm 等）必须能对应到底层硬件中某一类固定结构或组合。
张量块可切分性
高维张量必须支持沿着通道、Batch 或空间维度进行 Tile 切分，使得计算阵列（TPA）可以并行处理其不同子区域。
计算图可调度性
执行路径必须是可控的：硬件调度器需要能解析图结构、管理执行顺序、同步资源访问，并进行缓存和功耗协调。

只有满足这三个条件，AI芯片才有可能在模型执行中做到：

吞吐最大化（持续执行不空转）
能效比最优（每瓦特执行最多计算）
延迟控制（关键路径尽可能短）

这三者构成了AI芯片架构设计的技术本源。

第2章：计算图结构剖析——节点、边与算子执行关系

为了让芯片能理解模型，我们必须将神经网络转化为一种计算抽象结构：计算图（Computational Graph）。这张图是AI芯片调度器与控制器运行的“蓝图”，其结构直接决定硬件资源分配、执行顺序与数据路径。

2.1 有向无环图（DAG）表示的执行结构

神经网络的执行图，本质上是一张有向无环图（Directed Acyclic Graph, DAG），其中：

每个节点代表一个算子（如 Add、MatMul、Conv、Softmax）；
每条边代表张量数据从上一个算子输出到下一个算子的输入路径；
每个张量具有尺寸、数据类型与精度信息；
图中不存在闭环，保证数据流只能前向传播。

以Transformer中的一个Attention Block为例，其图结构如下：

Input → Q/K/V Projection → Q·K^T → Softmax → (·V) → Output + Residual → Norm

此结构在IR（中间表示）中通常被拆分为多个子图块，每个子图块在芯片中对应一个调度周期或资源绑定周期。

2.2 节点与边的工程含义

每个节点在编译器看来，包含以下必要属性：

操作类型（OpType）：如 Conv2D、GEMM、Add、Reshape；
输入/输出张量（Tensor ID）：包含Shape、数据类型、通道数量等；
执行成本（Cycle Estimate）：估算执行时长与资源需求；
资源约束（Resource Binding）：是否需要TPA？是否可并发执行？

而边的含义是：

传递张量块的边界定义；
内存复用判断依据；
是否可与其他边融合（如 Add + ReLU）。

硬件在运行时不“理解”什么是Transformer或ResNet，它理解的就是：一个个有依赖关系的计算节点序列，以及需要调度的数据传输路径。

2.3 并行性与数据依赖分析

图结构还决定了并行调度的边界：

串行路径（Critical Path）：决定整个模型的最小延迟时间；
可并发路径：如多个头的注意力计算、并列卷积核执行；
可融合节点：满足相邻依赖关系、无写冲突的操作可调度为一体（Fusion Block）；

图调度器正是基于这些拓扑属性，生成调度计划表（Schedule Table），并将执行任务映射至TPA阵列、SRAM块与DMA通道。

第3章：从图到芯片——执行单元的结构化映射方式

在AI芯片中，所谓“图映射”（Graph Mapping），指的是将神经网络的计算图（逻辑结构）转化为在物理硬件上可执行的调度路径与资源绑定计划。它是AI芯片执行机制的核心：图是源代码，芯片是执行器，映射过程就是“编译”。

这个过程不只是算子转指令那么简单，而是一个包括张量切块、资源分配、调度编排、数据复用、内存排布的系统级转换过程。

3.1 什么是“图映射”？——定义与边界

图映射的目标是实现以下结构转化：

将计算图的节点（Op）映射为芯片中的执行指令或子模块；
将张量边（Tensor）映射为片上内存区域或通信路径；
将图的拓扑结构映射为调度顺序与资源依赖图。

映射过程中需考虑如下约束：

硬件资源有限（PE数量、SRAM大小、DMA带宽）；
执行冲突不可存在（如多个任务写入同一SRAM区域）；
保证调度可行性（图执行必须无死锁、无资源互斥）；
保证时延控制（尽可能缩短关键路径）。

因此，图映射不是静态的，而是一个以调度器为核心的优化问题求解过程。

3.2 任务切块（Tiling）与通道分解策略

由于芯片的张量处理阵列（TPA）是固定大小（如64×64或128×128），而模型中张量可能远超阵列规模，因此必须先进行任务切块（Tiling）。

Tiling方式包括：

Spatial Tiling：将图像数据沿空间维度（H×W）切块；
Channel Tiling：将通道数（C）切分为若干组；
Batch Tiling：对大Batch任务分批处理（多用于高吞吐场景）；
Operator Tiling：对于复杂算子（如LayerNorm+GEMM）进行操作级切片并融合；

每个Tile的大小取决于：

PE阵列规模；
中间缓存容量（是否能容纳该Tile输入+权重+输出）；
张量对齐要求（如是否要求4/8/16通道对齐）；
精度格式（INT8所需带宽小，Tile可大）。

成功的Tiling策略能实现：

高并行率（多个Tile同时执行）；
高缓存命中率（重复数据不重复加载）；
高调度灵活性（Tile调度可重排、回滚、抢占）。

3.3 图结构对阵列利用率的影响

一个计算图的结构特征，会显著影响芯片阵列的实际利用率。

以下三类图结构，是硬件最优匹配对象：

均衡型图（如ResNet）
- 每层宽度相似，数据依赖清晰，易于连续调度；
- 适合串行流水+部分Tile并行。
可分支图（如Transformer中Multi-head Attention）
- 多个分支（多头）可并行，能占满多个PE子阵列；
- 编译器将每个分支图映射到阵列局部区域执行。
结构重复图（如CNN Block）
- 多层重复（Conv+BN+ReLU），可使用“调度模板”自动复用资源绑定策略。

相反，如果图中存在如下结构，则会影响阵列活跃率：

非均衡通道图：前后层通道数不一致，导致部分PE空载；
短路径剪枝图：存在稀疏子图分支，影响流水线调度均衡；
动态分支结构：运行时不确定路径（如条件分支），编译器需为所有路径预留资源，导致浪费。

因此，图优化（Graph Optimization）与硬件调度（Hardware Scheduling）必须协同设计。这也是AI芯片越来越强调“模型-架构协同设计”的原因。

第4章：张量计算阵列详解——MAC网格的组织与调度接口

AI芯片的计算核心就是张量处理阵列（Tensor Processing Array, TPA），也称为MAC阵列或PE阵列。这个结构定义了芯片的峰值算力上限、吞吐能力、调度灵活性与功耗效率，是整个芯片架构的“执行引擎”。

4.1 PE结构组成与MAC路径设计

每个PE（Processing Element）一般包含：

乘法-加法单元（MAC）：执行 a × b + c 操作；
本地寄存器：用于存储输入Tile的一小部分数据；
激活函数单元（可选）：如ReLU、Sigmoid支持；
数据路径控制器：控制数据输入、输出、同步信号；
定制逻辑块：如INT8加速器、混合精度控制器等。

MAC单元可视为 1-3周期完成一次 Tile 点乘+累加操作，其设计影响了如下指标：

执行延迟；
功耗效率；
精度容错性；
重用率（是否支持多次MAC重用一组输入）。

通常整个TPA被组织为二维阵列结构（M×N），如 64×64 个PE，总共 4096 个MAC单元，每轮可同时处理4096组乘加。

4.2 阵列间数据流动机制

由于张量块执行需要在多个PE之间传递，阵列之间需要有高效的数据链路拓扑结构，常见方式包括：

东南亚连接（Mesh NoC）

每个PE与上/下/左/右四个PE相连；
输入数据在水平或垂直方向上流水传递；
适合做二维张量扫描操作，如卷积、矩阵乘。

广播路径

一次加载的数据可以广播给一整行/整列/整块PE；
常用于权重共享操作，如一组卷积核应用于整个图像。

延迟同步链路（Staggered Sync）

保证张量在多个PE之间按延迟对齐；
避免不同Tile之间因输入不一致造成空闲PE。

数据流调度器会基于Tile位置、依赖关系与访存状态决定每条路径的起始时刻与目标PE位置。

4.3 Tiling映射与TPA使用效率关系

TPA的利用率直接受到Tile策略的影响：

过小Tile → 执行调度频繁切换，DRAM负载增加，TPA频繁空载；
过大Tile → SRAM缓存溢出，访存瓶颈上升，Pipeline失衡；
Tile分配不均 → 多个PE组负载不对称，导致阵列部分区域空载；
Tile非对齐 → 对于需要对齐边界操作的算子（如GEMM），如果Tile形状不规则，会引发冗余Padding和性能下降。

一个优质的编译器/调度器需要在图结构、芯片资源、算子行为三者之间建立优化路径，使得TPA阵列尽可能接近其理论峰值。

第5章：存储系统中的图结构映射机制

AI芯片的核心目标之一，是在高算力密度下维持数据访问的低延迟与高能效。这要求其存储系统不仅具备高速读写能力，还要能感知并适配计算图结构，做到“数据流动贴图走”。本章将围绕权重与激活的映射方式、SRAM分层布局与图调度驱动下的缓存复用机制进行系统拆解。

5.1 权重与激活的内存映射方式

神经网络执行过程可概括为：将输入张量和模型权重输入运算单元，得到中间激活张量，然后传入下一个节点。

对于AI芯片而言，所有这些张量（包括权重和激活）都必须进行地址映射，以决定它们：

存储在哪一级缓存中（L0/L1/L2/DRAM）；
是否参与数据复用；
是否可被多个PE共享；
何时载入、何时回写。

权重映射方式：

常驻映射：静态模型权重，在模型加载阶段预加载入片上SRAM（通常L1/L2），避免重复访问DRAM；
块映射（Tile-to-Weight Mapping）：按张量切块结构预划分权重访问窗口，块间绑定PE组；
广播映射：一组权重块供多个PE行/列同时访问，支持广播模式加载。

激活映射方式：

动态页式映射：每层中间激活分配物理页，按图节点生命周期确定释放时机；
双缓冲映射：读/写交错映射，实现流水执行中的激活张量重用；
通道绑定映射：将通道维度分段，映射至PE子阵列，结合通道分解实现并发访问。

这两类张量的内存布局直接由调度器依据图结构中的依赖关系与访问频度生成。

5.2 SRAM分层绑定：L0/L1/L2 的图感知布局方式

AI芯片内部的存储通常采用三层 SRAM 层级结构，形成片上高速缓存系统，其层级绑定如下：

层级	位置	存储内容	绑定范围
L0	PE内部	当前执行指令所需的输入Tile + 权重	每个PE私有
L1	阵列级缓存	中间激活块/共享权重/累加输出	PE列或PE组共享
L2	芯片中心缓存	模型全局参数/多任务共享中间结果	全局共享，DMA链接DRAM

每一层SRAM的设计目标不同：

L0关注延迟：位于计算路径关键环，访问需 <1 cycle；
L1关注带宽：支持多读/写端口，降低阵列内数据拥堵；
L2关注容量：容纳跨任务模型权重和数据上下文。

图结构参与布局的方式包括：

拓扑分析：调度器分析图结构中哪些节点可重用相同权重 → 映射至L1；
访问频率统计：根据Trace分析哪些Tensor访问高 → 常驻L2；
生命周期跟踪：节点输出张量如在后续节点短时间内使用 → 保持于L0/L1 不写回；
依赖窗口预测：构造依赖窗口机制，预测数据何时再次被调用 → 延迟写回机制配合SRAM清理。

通过这些机制，芯片可以避免重复访存、延迟回写与冗余搬移，提升整体访存效率与PE阵列利用率。

5.3 图调度辅助下的数据重用与低延迟访问策略

AI模型中的大量数据存在结构性重用机会：

权重共享：同一个卷积核、多头注意力中的线性映射权重；
激活重用：残差连接（Residual）结构中的Add节点；
中间张量复用：Dropout、LayerNorm等重复使用输入数据路径。

AI芯片在调度这些节点时，会利用图结构的可推理性，预生成数据复用路径，并通过以下策略调度：

访存预取（Prefetching）：调度器根据图执行进度提前载入下一节点所需张量块；
再利用缓存（Reuse Buffer）：为重用概率高的中间张量分配专用L1 buffer，保持不写回；
内存复用（Memory Overlay）：利用激活生命周期不重叠的事实，实现同地址空间多Tensor复用。

这套机制核心思想是：将计算图视为访存图，从图拓扑中提取可复用边界，从而提前做存储计划。

第6章：调度控制器的图感知机制

在AI芯片内部，调度控制器（Scheduler Controller）是连接“逻辑执行图”与“物理硬件执行”的桥梁。它的任务是：基于计算图拓扑生成调度计划，并驱动TPA阵列、SRAM系统与DMA完成调度执行。

6.1 控制器执行结构：时间片/事件驱动调度

调度控制器的执行模式常见两种：

时间片调度（Time Slot Scheduling）

每个调度周期绑定一组图节点（子图块）；
节点需完成数据加载 → PE执行 → 输出写回 → 清理缓存；
适合静态图、单模型批量执行任务；
执行周期结构固定，便于预测性能和功耗建模。

事件驱动调度（Event-triggered Scheduling）

调度由事件触发：如“张量数据就绪”、“PE资源空闲”、“输出写回完成”等；
每个事件激活子任务队列，进行部分图块加载与执行；
适合动态图结构、边缘侧低功耗自适应调度任务；
控制器需维护“图状态表”与“资源状态表”，并持续更新。

现代AI芯片多采用混合方式：主流程时间片执行，异常路径事件驱动调度。

6.2 子图调度流：从IR解析到Block分配

AI芯片运行的不是原始神经网络模型，而是经过编译器编排后的 IR 图（Intermediate Representation）。这张图在调度控制器中被解析为一系列 调度块（Block），每个Block包含如下信息：

调度编号：执行序号，用于排布顺序；
算子集合：本Block中包含哪些Op；
资源绑定：所需PE阵列范围、SRAM区域、DMA端口；
前驱依赖：本Block执行需等待哪些Block完成；
输出路由：执行结果将流向哪些Block。

调度控制器根据这些信息构建：

调度队列（Dispatch Queue）
资源图（Resource Allocation Graph）
依赖表（Dependency Lookup Table）

Block在上述数据结构驱动下进入执行循环。

6.3 子任务分发策略：深度优先、广度优先与负载感知

控制器在调度子图块时，常用如下几类分发策略：

深度优先调度（Depth-first）

优先调度长路径任务，减少总体延迟；
适合延迟敏感场景，如推理实时返回；
缺点是阵列利用率较低（部分PE空载）。

广度优先调度（Breadth-first）

优先调度多个分支子图并发执行；
适合高吞吐场景，如批量图像推理；
缺点是关键路径延迟可能拉长。

负载感知调度（Load-aware）

调度器根据当前资源使用情况动态决策；
引入调度打分器（Scoring Unit），对任务进行性能评估；
支持“任务挤压调度”（task squashing）：将多个轻量任务合并为一批调度。

调度器是否具备负载感知能力，决定了芯片在高并发场景下的吞吐极限。

第7章：图调度器与 Runtime 协同机制

AI芯片的高效运行依赖于编译期与运行时之间的深度协同：模型编译器将神经网络转换为调度图；图调度器结合硬件资源生成静态或半静态执行路径；Runtime 则在任务运行时根据当前系统状态动态调整执行策略，实现调度效率最大化、资源冲突最小化、延迟控制最优化。

7.1 模型编译器输出的调度描述信息

AI模型的执行路径必须首先通过专用编译器转换为硬件可执行形式。现代AI芯片编译器通常包括以下几个阶段：

前端解析器：支持常见模型格式（ONNX、TorchScript、TFLite），生成统一的计算图中间表示（IR）；
图优化模块：执行算子融合、常量折叠、子图提取、依赖排序等；
调度器生成器：将IR图划分为调度块（Block），生成调度图；
资源映射器：为每个调度块分配PE阵列、内存页、DMA端口等；
执行指令生成器：最终生成调度描述信息（如调度表、参数图、任务序列）并嵌入至Runtime或Binary镜像中。

调度描述信息内容包括：

调度顺序（DAG节点拓扑序）；
每个Block的算子集合；
PE阵列绑定范围；
SRAM起始地址、张量大小；
依赖块标识、启动条件；
精度格式（如 FP16/INT8）；
可选执行路径（如子图选择或冗余路径）；

这份信息被作为“运行蓝图”，供图调度器与Runtime联动使用。

7.2 图级运行路径动态优化：子图选择与量化选择机制

Runtime 并不是一成不变地照搬编译器生成的调度路径，它具备根据输入数据状态、资源可用性与实时反馈，做图级执行路径的动态优化。

子图选择（Subgraph Selection）

对于部分模型（如多任务模型或带有Early Exit机制的模型），Runtime 可动态决定只执行部分子图；
示例：在视觉检测中，根据图像清晰度，仅启用部分识别模块；
芯片运行时通过控制信号切换图路径，实现算力节省与延迟控制。

精度路径切换（Precision-aware Pathing）

同一模型可能在编译时生成多组量化版本（如 FP16、INT8、INT4）；
Runtime 会根据当前负载（如温度、功耗限制）选择某个精度路径；
这种机制在芯片层称为“动态量化切换”或“精度感知调度”。

执行延迟控制（Latency Budgeting）

Runtime可以动态裁剪部分子图（如Dropout、Embedding后处理）以满足时延预算；
通常与调度器中的时钟表配合，超时则中断部分节点执行。

7.3 Runtime如何通过图状态调整执行策略

Runtime在整个执行过程中维护一份称为**图状态表（Graph Execution State）**的数据结构，该结构记录以下内容：

每个调度块是否执行完毕；
所需张量是否已在SRAM中可用；
PE阵列负载状态；
DMA传输是否完成；
调度器是否触发异常路径（如数据丢失、张量不对齐等）；

基于状态表，Runtime进行如下行为：

提前触发调度：在依赖数据可用之前预判调度路径，提前加载；
资源抢占调度：在当前Block因资源冲突被阻塞时切换执行另一路任务；
路径重构：因故障或异常，切换到备用调度路径（如子图备份执行）；
数据复用锁定：标记高复用张量驻留，避免被低优先级任务写回；
动态压缩与解压：在内存不足时启用张量压缩模块，并在调度器指定阶段恢复；

这一过程实现了编译器-调度器-Runtime的三元协同执行模型，是AI芯片区别于传统加速器的关键系统能力。

第8章：结语——AI芯片的计算图范式与未来架构设计逻辑

AI芯片在过去五年内从“加速器”逐步演化为一类新型“任务驱动执行器”，其技术演进逻辑逐步从算力主导转向结构主导。本章总结“计算图范式”对AI芯片架构的深远影响，以及未来可能出现的新趋势。

8.1 为什么说AI芯片本质上是“图执行器”

神经网络模型的推理过程，本质是一次张量数据在有向图上的变换与传递过程，而非传统命令式程序执行序列。

AI芯片并不执行命令流，而是执行一张静态或半静态的计算图。这张图构成其所有资源调度、数据管理与调度控制的基础。

图即程序，图即指令，图即资源。

芯片不再是一个等待外部指令调度的被动器件，而是通过调度图自主完成任务识别、执行、控制与反馈的主动结构。这也是所谓“从芯片加速器向自组织计算结构”的关键转型点。

8.2 计算图驱动的硬件协同与模型反向设计趋势

随着大模型结构不断复杂化，单纯提升芯片算力密度已难以支持日益增长的模型结构深度与运行异构性。

硬件架构必须与模型设计协同演进，形成以下趋势：

算子结构可预测性增强：未来模型会主动构造“片上友好型”模块（如ConvNext、Tiny-Transformer）；
张量结构可划分性提升：使得图划分器更易生成高效子图块；
权重布局与片上存储协同：模型训练阶段考虑硬件部署结构，权重布局满足SRAM映射约束；
图调度友好图形拓扑：控制图深度与宽度平衡，提升硬件并发性。

这类“反向设计”模型理念，也被称为 Hardware-Aware Neural Architecture Design。

8.3 结构贴合将成为AI芯片未来演进主线

从长远看，AI芯片的主要性能增量将不再来自硬件的物理性能极限突破，而是来自计算图结构与芯片执行路径之间的拟合度提升。

即，芯片不再仅仅适配模型，而是与模型形成双向协同：

模型为芯片定制子图结构（结构简化、宽度适配、精度可调）；
芯片为模型提供反馈指标（调度成功率、SRAM占用率、路径密度）；
编译器成为“模型设计助手”，构建一套从训练→编译→调度→执行的闭环系统。

结构贴合，正是下一代AI芯片体系的核心竞争力。

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