杰理之spi 时钟速率计算【篇】
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sdk 的系统时钟 sys_clk 最大为 160 MHz, spi 最大分频为 256;sys_clk 在 24 ~ 160 MHz 内变频,则 SPI 时钟频率最小值会在 (24 MHz / 256 ~ 160 MHz / 256 ) = 93,750 ~ 625,000 Hz 变化。如果跑满主频的情况下 625,000 > 153,600,因此至少需要 spi 发送 5 Octet 的数据才能完成 52us 模拟一个 bit:
spi 时钟 = 5 * 153,600 = 768,000
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