XILINX FIFO IP core仿真问题，数据写入错误，没有full但是写不进数据了

今天在进行FIFO仿真时，发现我的wr_clk和wr_en都没问题，但是写到一定数量，既不full也不empty，但是wr_data_counter计数器就是不增加，表明FIFO的数据没有成功写入。且之前的数据和counter的周期也对不上。各种和平时使用FIFO不一致。

meimei1230

521人浏览 · 2024-11-22 11:40:15

meimei1230 · 2024-11-22 11:40:15 发布

后面经过检查发现，是我直接在IP core自带的tb文件中进行修改，对时间的定义设置有问题：

在tb中的timescale中，之前写的是：

`timescale 1ps/1ps

后面改为

`timescale 1ns/1ps 就对了

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