1 跨时钟域处理

（1）单位宽

慢到快？

快到慢？

（2）多位宽

多位的数据：异步FIFO；

多位循环计数的计数值：转化为格雷码，送过去再通过同步器。

注：另一个使用格雷码的场景：异步FIFO里面的读写地址是要互相传到另一个时钟域的，所以地址会使用格雷码传递。因为地址也是也是连续变化的，类似计数器。格雷码传递就算出错，就是上一个值，不会让FIFO出错。

2 FPGA设计流程是什么，数字IC的设计流程是什么，两者有什么区别和共同点？

3.什么是动态功能验证、静态功能验证、动态时序验证、静态时序验证？

4 异步时钟处理的方法有哪些，怎么设计一个异步FIFO，设计异步FIFO需要注意什么，你在项目中的什么情况下需要在两个时钟域内同步数据？

4 组合电路和时序电路的区别是什么，加法器是组合电路还是时序电路，怎么设计一个8位加法器？

5 常见的低功耗设计有哪些？

6. 分频电路怎么实现的？

7. 电路路径延迟导致的毛刺处理方式？

8 异步时钟域同步信号出现的问题？

9 静态时序分析（注意：只能对同步电路进行分析，而不能对异步电路进行时序分析）

10. 状态机

（1）Moore型状态机？

（2）Mealy型状态机？

（3）例题：序列检测器（大疆笔试出过类似的题）

用状态机设计序列检测器（1110010）。设计功能：考虑一个序列检测题，检测的序列流为“1110010”，当输入信号依次为“1110010”时输入一个脉冲，否则输入为低电平。（Ps.如果用7位的移位寄存器实现起来就会简单很多。）

（4）例题：自动售饮料机

设计一个自动售饮料机，设饮料售价2.5元，可使用5角和1元硬币，有找零功能。

11. 设计一个512x8的双端口RAM：RAM的宽度8bit，RAM深度512，ADDR位宽9（2^9=512）

12.同步FIFO设计

第一种方法：计数器

第二种方法：拓展位

13. 异步FIFO设计？

14. 二进制转格雷码？格雷码转二进制？

15. 时序约束相关问题

16. 锁存器Latch

（1）面试题目：写代码的时候，什么样情况下容易产生latch？有以下三种情况：（a）组合逻辑中，case描述不全；（b）组合逻辑中，if/else描述不全；(c)组合逻辑中，敏感列表不全：例子中只考虑了a和b发生变化，但是没有考虑en发生变化。

(2）面试题目：画出门控时钟的门级电路图

17.同步复位与异步复位？

18.亚稳态出现的场景？如何减少亚稳态？

19. 流水线设计？

20. cell延时与电路前后属性的关系？cell延时与工作环境的关系？

21. 布局布线后，一条连线很长，延时很大，怎么解决？

22. 常见接口是否了解？SPI UART I2C？请对比

23.PCIe

24.AXI

（1）什么是突发传输？

（2）out of order 和interleave？

（3）exclusive 和lock？

（4）outstanding

25. 什么是大端？什么是小端？

26. 插buffer减少延时的原理？

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